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參數(shù)資料
| 型號： | SPAK56853FG120 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-BIT, 4 MHz, OTHER DSP, PQFP128 |
| 封裝： | LQFP-128 |
| 文件頁數(shù)： | 271/649頁 |
| 文件大?。?/td> | 7965K |
| 代理商： | SPAK56853FG120 |
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13-8
DSP56853/854/855/857/858 User’s Manual
MOTOROLA
Preliminary
Counting Modes Definitions
13
13.8.7 Triggered Count Mode
If the Count mode field is set to 110, the counter will begin counting the primary clock
source after a positive transition (Negative Edge if IPS = 1) of the secondary input occurs.
The counting will continue until a compare event occurs, or another positive input
transition is detected. If a second input transition occurs before a terminal count was
reached, counting will stop. Subsequent odd numbered edges of the secondary input will
restart counting, while even numbered edges will stop counting. This will continue until a
compare event occurs.
13.8.8 One-Shot Mode
This is a sub mode of triggered event count mode if the count mode field is set to 110
while:
Count Length (LENGTH) is set
OFLAG output mode is set to 101
ONCE bit of the Control Register (CTRL) is set to 1
Then the counter works in a one-shot mode. An external event causes the counter to count.
When terminal count is reached, the OFLAG output is asserted. This delayed output
assertion can be used to provide timing delays.
13.8.9 Cascade Count Mode
If the Count mode field is set to 111, the counter’s input is connected to the output of
another selected counter. The counter will count up and down as compare events occur in
the selected source counter. This Cascade or Daisy-Chained mode enables multiple
counters to be cascaded in order to yield longer counter lengths. When operating in the
Cascade mode, a special high speed signal path is used not using the OFLAG output
signal. If the selected source counter is counting up, and it experiences a compare event,
the counter will be incremented. If the selected source counter is counting down and it
experiences a compare event, the counter will be decremented. Up to four counters may be
cascaded to create a 64-bit wide synchronous counter. Whenever any counter is read
within a Counter module, all of the counters’ values within the module are captured in
their respective Hold registers. This action supports the reading of a cascaded counter
chain. First read any counter of a cascaded counter chain, then read the Hold registers of
the other counters in the chain. The Cascaded Counter mode is synchronous.
Note:
It is possible to connect counters together by using the other (non-cascade)
Counter modes and selecting the outputs of other counters as a clock source. In
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SPAK56855BU120 | 16-BIT, 4 MHz, OTHER DSP, PQFP100 |
| SPAK56854FG120 | 16-BIT, 4 MHz, OTHER DSP, PQFP128 |
| SPAK56F802TA60 | 0-BIT, 60 MHz, OTHER DSP, PQFP32 |
| SPAK56F805FV80 | 16-BIT, 8 MHz, OTHER DSP, PQFP144 |
| SPAK56F807VF80 | 16-BIT, 80 MHz, OTHER DSP, PBGA160 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SPAK56854FG120 | 制造商:Freescale Semiconductor 功能描述: |
| SPAK56857BU120 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:120 MIPS Hybrid Processor |
| SPAK56F803BU80 | 制造商:Freescale Semiconductor 功能描述: |
| SPAK56F805FV80 | 制造商:Freescale Semiconductor 功能描述: |
| SPAKDSP303AG100 | 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC SPAKDSP303AG100 RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT |
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