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參數(shù)資料
| 型號(hào)： | SPAK56853FG120 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | 16-BIT, 4 MHz, OTHER DSP, PQFP128 |
| 封裝： | LQFP-128 |
| 文件頁(yè)數(shù)： | 64/649頁(yè) |
| 文件大?。?/td> | 7965K |
| 代理商： | SPAK56853FG120 |
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8-4
DSP56853/854/855/857/858 User’s Manual
MOTOROLA
Preliminary
Features
8
are latched as pending on the high-to-low transition of the interrupt input and are cleared
when the interrupt is serviced.
The Vector Table is structured as two words per vector. This implies the interrupt vector
offset, added to the vector base address, will be the vector number multiplied by two. If
the first instruction of an interrupt vector is a JSR or BSR, the core assumes a standard
long interrupt. This is the normal case.
The core then saves the status register and program counter and vectors to the address
pointed to by the JSR. The interrupt is cleared by executing the return from interrupt
instruction (RTI or RTID) at the end of the interrupt service routine.
The interrupt controller can also support up to two fast interrupts. There are four
programmable registers in the controller, two for each fast interrupt, allowing set-up of a
vector number to be configured as a fast interrupt, and a 21-bit absolute vector address
pointing to the interrupt service routine.
When the fast interrupt vector number register is programmed, the interrupt controller will
intercept the normal vector table processing and insert the absolute address into the core
via the VAB bus. As long as the first instruction of the interrupt service routine is not a
JSR or a BSR, the core will interpret the interrupt as a fast interrupt and begin inserting the
code into the pipeline until a fast return from interrupt (FRTID) is executed. The interrupt
priority must be set to level two for the fast interrupt to operate properly. Further, there can
not be a JSR or BSR as the first instruction of the fast interrupt service routine. The return
from interrupt must use the fast return from interrupt instruction (FRTID) to clear the
interrupt.
Reset is considered to be the highest priority interrupt and will take precedence over all
other interrupts. If the reset pin is pulled low the interrupt controller will generate a reset
vector address for the core and assert the re-signal in the core.
8.2 Features
The ITCN module design includes these capabilities:
Programmable priority levels for each IRQ
Two programmable Fast Interrupts
Notification to SIM module to restart clocks out of Wait and Stop modes
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SPAK56855BU120 | 16-BIT, 4 MHz, OTHER DSP, PQFP100 |
| SPAK56854FG120 | 16-BIT, 4 MHz, OTHER DSP, PQFP128 |
| SPAK56F802TA60 | 0-BIT, 60 MHz, OTHER DSP, PQFP32 |
| SPAK56F805FV80 | 16-BIT, 8 MHz, OTHER DSP, PQFP144 |
| SPAK56F807VF80 | 16-BIT, 80 MHz, OTHER DSP, PBGA160 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SPAK56854FG120 | 制造商:Freescale Semiconductor 功能描述: |
| SPAK56857BU120 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:120 MIPS Hybrid Processor |
| SPAK56F803BU80 | 制造商:Freescale Semiconductor 功能描述: |
| SPAK56F805FV80 | 制造商:Freescale Semiconductor 功能描述: |
| SPAKDSP303AG100 | 功能描述:數(shù)字信號(hào)處理器和控制器 - DSP, DSC SPAKDSP303AG100 RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時(shí)鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時(shí)器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT |
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