參數(shù)資料
型號(hào)： SPAK56853FG120
廠商： FREESCALE SEMICONDUCTOR INC
元件分類(lèi)： 數(shù)字信號(hào)處理
英文描述： 16-BIT, 4 MHz, OTHER DSP, PQFP128
封裝： LQFP-128
文件頁(yè)數(shù)： 636/649頁(yè)
文件大?。?/td> 7965K
代理商： SPAK56853FG120
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Power, Ground and Peripheral Signals
MOTOROLA
Pin Descriptions
2-19
Preliminary
2
Table 2-14. Clock and Phase Lock Loop Signals
Signal Name
Signal Type
Signal Description
853
Pins
854
Pins
855
Pins
857
Pins
858
Pins
EXTAL
Input
External Crystal Oscillator Input—This input
should be connected to an external crystal. If an
external clock source other than a crystal oscillator
is used, EXTAL must be tied off.
11
1
CLKO
Output
Clock Output—This pin outputs a buffered clock
signal. When enabled, this signal is the system
clock divided by four.
11
1
XTAL
Input / Output
Crystal Oscillator Output—This output connects
the internal crystal oscillator output to an external
crystal. If an external clock source other than a
crystal oscillator is used, XTAL must be used as
the input and the EXTAL connected to VDDA /2.
11
1
Table 2-15. JTAG/EOnCE Signals
Signal Name
Signal Type
Signal Description
853
Pins
854
Pins
855
Pins
857
Pins
858
Pins
TCK
Input
Test Clock Input—This input pin provides a gated
clock to synchronize the test logic and to shift
serial data to the JTAG/EOnCE port. The pin is
connected internally to a pull-down resistor.
11
1
TDI
Input
Test Data Input—This input pin provides a serial
input data stream to the JTAG/EOnCE port. It is
sampled on the rising edge of TCK and has an
on-chip pull-up resistor.
11
1
TDO
Output(Z)
Test Data Output—This tri-statable output pin
provides a serial output data stream from the
JTAG/EOnCE port. It is driven in the Shift-IR and
Shift-DR controller states, and changes on the
falling edge of TCK.
11
1
TMS
Input
Test Mode Select Input—This input pin is used to
sequence the JTAG TAP controller’s state
machine. It is sampled on the rising edge of TCK
and has an on-chip pull-up resistor.
11
1
TRST
Input
Test Reset—As an input, a low signal on this pin
provides a reset signal to the JTAG TAP controller.
To ensure complete hardware reset, TRST should
be asserted whenever RESET is asserted. The
only exception occurs in a debugging environment
when a hardware DSP reset is required and it is
necessary not to rest the JTAG/EOnCE module. In
this case, assert RESET. Do not assert TRST.
11
1
DE
Input / Output
Debug Enable—This is an open-drain,
bidirectional, active low signal. As an input, it is a
means of entering debug mode of operation from
an external command controller. As an output, it is
a means of acknowledging the chip has entered
debug mode.
11
1
相關(guān)PDF資料
PDF描述
SPAK56855BU120 16-BIT, 4 MHz, OTHER DSP, PQFP100
SPAK56854FG120 16-BIT, 4 MHz, OTHER DSP, PQFP128
SPAK56F802TA60 0-BIT, 60 MHz, OTHER DSP, PQFP32
SPAK56F805FV80 16-BIT, 8 MHz, OTHER DSP, PQFP144
SPAK56F807VF80 16-BIT, 80 MHz, OTHER DSP, PBGA160
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
SPAK56854FG120 制造商:Freescale Semiconductor 功能描述:
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SPAK56F803BU80 制造商:Freescale Semiconductor 功能描述:
SPAK56F805FV80 制造商:Freescale Semiconductor 功能描述:
SPAKDSP303AG100 功能描述:數(shù)字信號(hào)處理器和控制器 - DSP, DSC SPAKDSP303AG100 RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時(shí)鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時(shí)器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT
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