參數(shù)資料
型號(hào)： SPAK56853FG120
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 數(shù)字信號(hào)處理
英文描述： 16-BIT, 4 MHz, OTHER DSP, PQFP128
封裝： LQFP-128
文件頁(yè)數(shù)： 63/649頁(yè)
文件大小： 7965K
代理商： SPAK56853FG120
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Introduction
MOTOROLA
Interrupt Controller (ITCN)
8-3
Preliminary
8
8.1 Introduction
The Interrupt Controller (ITCN) is responsible for arbitrating all interrupt requests
according to the priority level of the each request. This includes all external interrupt
sources, such as IRQA, IRQB, and so on, peripheral generated interrupt requests and core
generated interrupt requests. After arbitration, the interrupt controller will compare the
priority of the current interrupt request with the current priority level of the core and if the
request has higher priority to generate a single enabled interrupt request signal to the core.
There are five levels of interrupt priority provided by the DSP56800E core, illustrated in
1. LP = the lowest level is generated by the SWILP instruction
2. Level 0 = maskable with the lowest priority of the three maskable interrupts
3. Level 1 = maskable
4. Level 2 = maskable
5. Level 3 = the highest priority is a non-maskable interrupt
Device interrupt priority levels are programmable via the Interrupt Priority Register (IPR).
The interrupt controller is also responsible for generating the vector address of the current
interrupt request. This is based on the Vector Address Base (VAB) register and the event
initiating the request. The interrupt controller predefines the Vector Table offsets for all
possible interrupt sources and will generate the Vector Address of the request by adding
the programmable VAB register to the Vector Table offset.
External interrupt sources such as IRQA and IRQB are programmable to either level
sensitive or edge triggered. Level sensitive interrupts remain active as long as the input
remains low and are cleared when the input level goes high. The edge sensitive interrupts
Table 8-1. Interrupt Priority Level
IPL
Description
Priority
Interrupt Sources
LP
Maskable
Lowest
SWILP instruction
0
Maskable
—
On-chip peripherals, IRQA and IRQB,
SWI #0 instruction
1
Maskable
—
On-chip peripherals, IRQA and IRQB,
SWI #1 instruction, EOnCE interrupts
2
Maskable
—
On-chip peripherals, IRQA and IRQB,
SWI #2 instruction, EOnCE interrupts
3
Non-maskable
Highest
Illegal instruction, HWS overflow,
SWI #3 instruction, EOnCE interrupts,
Misaligned data access
相關(guān)PDF資料
PDF描述
SPAK56855BU120 16-BIT, 4 MHz, OTHER DSP, PQFP100
SPAK56854FG120 16-BIT, 4 MHz, OTHER DSP, PQFP128
SPAK56F802TA60 0-BIT, 60 MHz, OTHER DSP, PQFP32
SPAK56F805FV80 16-BIT, 8 MHz, OTHER DSP, PQFP144
SPAK56F807VF80 16-BIT, 80 MHz, OTHER DSP, PBGA160
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
SPAK56854FG120 制造商:Freescale Semiconductor 功能描述:
SPAK56857BU120 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:120 MIPS Hybrid Processor
SPAK56F803BU80 制造商:Freescale Semiconductor 功能描述:
SPAK56F805FV80 制造商:Freescale Semiconductor 功能描述:
SPAKDSP303AG100 功能描述:數(shù)字信號(hào)處理器和控制器 - DSP, DSC SPAKDSP303AG100 RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時(shí)鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時(shí)器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT
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