參數(shù)資料
型號： T7633
廠商： Lineage Power
英文描述： Dual T1/E1 3.3 V Short-Haul Terminator(雙T1/E1 3.3V短通信距離終端器)
中文描述： 雙T1/E1的3.3伏短途終結(jié)者（雙T1/E1的3.3短通信距離終端器）
文件頁數(shù)： 3/248頁
文件大小： 1459K
代理商： T7633
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Device Advisory
December 1998
T7630 Device Advisory for Version 2.0 of the Device
T7633 Device Advisory for Version 1.0 of the Device
3
Lucent Technologies Inc.
Microprocessor Interface
(continued)
I/O Timing
(continued)
Table 1. Microprocessor Interface I/O Timing Specifications
(continued)
For Figure 5:
I
If ALE = 0 (ALE is not used or is inactive), then the address must be valid until CS = 1 and
— If MPCK is used (MPCK is active), then t40 must exceed two MPCK periods,
— If MPCK is not used (MPCK is inactive), then t40 must exceed two 16x line clock periods. A t40 of 110 ns is suggested.
I
If ALE is used ( ALE is active), then
— If MPCK is used (MPCK is active), then t40 must exceed two MPCK periods,
— If MPCK is not used (MPCK is inactive), then t40 must exceed two 16x line clock periods. A t40 of 110 ns is suggested.
For Figure 7:
I
If MPCK is used (MPCK is active), then t40 must exceed two MPCK periods,
I
If MPCK is not used (MPCK is inactive), then t40 must exceed two 16x line clock periods. A t40 of 110 ns is suggested.
The read and write timing diagrams for all four microprocessor interface modes are shown in Figures 1—8.
Symbol
Configuration
Parameter
Setup
(ns)
(Min)
—
10
—
0
0
—
—
—
—
—
—
—
—
0
10
10
—
—
—
—
—
10
—
0
10
Hold
(ns)
(Min)
10
—
10
—
—
—
—
—
—
—
—
5
—
—
—
5
—
10
40
10
—
10
—
—
Delay
(ns)
(Max)
—
—
—
—
—
12
15
15
40
—
15
10
—
—
—
—
—
15
—
—
—
—
—
—
—
t31
t32
t33
t34
t35
t36
t37
t38
t39
t40
t41
t42
t43
t44
t45
t46
t47
t48
t49
t50
t51
t52
t53
t54
t55
Modes 3 & 4
ALE Asserted Width
Address Valid to ALE Deasserted
ALE Deasserted to Address Invalid
CS Asserted to RD Asserted
Address Valid and ALE Asserted to RD Asserted
CS Asserted to RDY Low Impedance
Rising Edge MPCK to RDY Asserted
RD Asserted to AD Low Impedance
RD Asserted to Data Valid
RD Deasserted to CS Deasserted
RD Deasserted to RDY Deasserted
CS Deasserted to RDY High Impedance
RD Deasserted to Data Invalid (High Impedance)
CS Asserted to WR Asserted
Address Valid and ALE Asserted to WR Asserted
Data Valid to WR Asserted
WR Deasserted to CS Deasserted
WR Deasserted to RDY Deasserted
WR Deasserted to Data Invalid
RD Asserted Width
WR Asserted Width
Address Valid to ALE Falling Edge
ALE Falling Edge to Address Invalid
ALE Falling Edge to RD Asserted
ALE Falling Edge to WR Asserted
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PDF描述
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