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參數(shù)資料
| 型號： | T7633 |
| 廠商： | Lineage Power |
| 英文描述： | Dual T1/E1 3.3 V Short-Haul Terminator(雙T1/E1 3.3V短通信距離終端器) |
| 中文描述： | 雙T1/E1的3.3伏短途終結(jié)者（雙T1/E1的3.3短通信距離終端器） |
| 文件頁數(shù)： | 55/248頁 |
| 文件大?。?/td> | 1459K |
| 代理商： | T7633 |
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Advance Data Sheet
May 1998
T7633 Dual T1/E1 3.3 V Short-Haul Terminator
45
Lucent Technologies Inc.
Line Interface Unit: Other Features
LIU Powerdown (PWRDN)
Each LIU channel has an independent powerdown mode controlled by PWRDN (register LIU_REG5, bit 0). This
provides power savings for systems which use backup channels. If PWRDN = 1, the corresponding LIU channel
will be in a standby mode consuming only a small amount of power. It is recommended that the alarm registers for
the powered down LIU channel be disabled by setting ALOSIE = DLOSIE = TDMIE = LOTCIE = 0 (register
LIU_REG1, bits 0—3). If an LIU channel in powerdown mode needs to be placed back into service, the channel
should be turned on (PWRDN = 0) approximately 5 ms before data is applied.
Loss of Framer Receive Line Clock (LOFRMRLCK Pin)
The LOFRMRLCK (pin 2/38) is set when the internal framer receive line clock is absent. During this alarm condi-
tion, the clock recovery and jitter attenuator functions are automatically disabled. If JAR = 1, the RLCK-LIU, RPD-
LIU, RND-LIU, and DLOS signals will be unknown.
In-Circuit Testing and Driver High-Impedance State (3-STATE)
If 3-STATE (pin 42/140) is activated (3-STATE = 0), the outputs TTIP, TRING, RDY_DTACK, INTERRUPT, and
AD[7:0] are placed in a high-impedance state. The TTIP and TRING outputs have a limiting high-impedance capa-
bility of approximately 8 k
.
LIU Delay Values
The transmit coder has 5 UI delay whether it is in the path or not and whether it is B8ZS or HDB3. Its delay is only
removed when in single-rail mode. The remainder of the transmit path has 4.6 UI delay. The receive decoder has
5 UI delay whether it is in the path or not and whether it is B8ZS or HDB3. Its delay is only removed when in single-
rail mode or CDR = 0. The equalizer plus slicer delay is nearly 0 UI delay. The jitter attenuator delay is nominally
33 UI but can be 2 UI—64 UI depending on state. The digital phase-locked loop used for timing recovery has 8 UI
delay.
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