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參數(shù)資料
| 型號： | T7633 |
| 廠商： | Lineage Power |
| 英文描述： | Dual T1/E1 3.3 V Short-Haul Terminator(雙T1/E1 3.3V短通信距離終端器) |
| 中文描述： | 雙T1/E1的3.3伏短途終結(jié)者（雙T1/E1的3.3短通信距離終端器） |
| 文件頁數(shù)： | 32/248頁 |
| 文件大小： | 1459K |
| 代理商： | T7633 |
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Advance Data Sheet
T7633 Dual T1/E1 3.3 V Short-Haul Terminator
May 1998
22
Lucent Technologies Inc.
Pin Information
(continued)
Table 1. Pin Descriptions
(continued)
* I
U
indicates an internal pull-up.
Pin
Symbol
Type
*
Description
C1
C2
137
45
TND
O
Transmit Line Interface Negative-Rail Data.
This signal is the
transmit framer negative NRZ output data. Data changes on the rising
edge of TLCK. In the single-rail mode, TND = 0.
Transmit Framer Line Interface Clock.
Optional 1.544 MHz DS1 or
2.048 MHz output signal from the transmit framer. TND and TPD data
changes on the rising edge of TLCK.
Receive Framer Line Interface Clock.
Valid when the FRAMER pin is
strapped to 0 V. This is the 1.544 MHz DS1 or 2.048 MHz input clock
signal used by the receive framer to latch RPD and RND data.
Receive Framer Clock.
Output receive framer clock signal used to
clock out the receive framer output signals. In normal operation, this is
the recovered receive line clock signal.
LIU System Clock Mode.
This pin selects either a 16x rate clock for
SYSCK (CKSEL = 1) or a primary line rate clock for SYSCK
(CKSEL = 0).
Receive Framer Data.
This signal is the decoded data input to the
receive elastic store. During loss of frame alignment, this signal is
forced to 1.
Receive Frame Sync.
This active-high signal is the 8 kHz frame
synchronization pulse generated by the receive framer.
Receive Framer Signaling Superframe Sync.
This active-high signal
is the CEPT signaling superframe (multiframe) synchronization pulse
in the receive framer.
Receive Framer CRC-4 Multiframe Sync.
This active-high signal is
the CEPT CRC-4 multiframe synchronization pulse in the receive
framer.
Receive Facility Data Link Clock.
In DS1-DDS with data link access,
this is an 8 kHz clock signal. Otherwise, this is a 4 kHz clock signal.
The receive data link bit changes on the falling edge of RFDLCK.
Receive Facility Data Link.
Serial output facility data link bit stream
extracted from the receive line data stream by the receive framer. In
DS1-DDS with data link access, this is an 8 kbits/s signal; otherwise,
4 kbits/s. In the CEPT frame format, RFDL can be programmed to one
of the Sa bits of the NOT FAS frame TS0. During loss of frame
alignment, this signal is 1.
Transmit Concentration Highway Interface (CHI) Clock.
2.048 MHz, 4.096 MHz, 8.192 MHz, or 16.384 MHz. This clock must
be free of jitter.
Transmit CHI Frame Sync.
Transmit CHI
8 kHz input frame
synchronization pulse phase-locked to TCHICK. In the CHI master
mode, the transmit CHI generates the 8 kHz frame sync to control the
CHI.
136
46
TLCK
O
135
47
RLCK
I
134
49
RFRMCK
O
133
48
CKSEL
I
u
132
50
RFRMDATA
O
131
51
RFS
O
130
52
RSSFS
O
129
53
RCRCMFS
O
128
54
RFDLCK
O
127
55
RFDL
O
126
56
TCHICK
I
125
57
TCHIFS
I/O
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