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參數(shù)資料
| 型號： | TVP3030-250 |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | Video Interface PALETTE Exract(1600×1200，24位真彩色視頻接口調(diào)色器) |
| 中文描述： | 視頻接口調(diào)色板Exract（1600 × 1200,24位真彩色視頻接口調(diào)色器） |
| 文件頁數(shù)： | 70/107頁 |
| 文件大?。?/td> | 689K |
| 代理商： | TVP3030-250 |
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3–4
3.5 Timing Requirements (see Note 5)
TVP3030
-175
TVP3030
-220
TVP3030
-250
UNIT
MIN
MAX
175
175
MIN
MAX
220
220
MIN
MAX
250
250
DOTCLK frequency
MHz
MHz
Pixel clock PLL
Internal frequency
PCLKOUT frequency
110
100
110
100
110
100
MHz
MHz
MCLK PLL frequency
VCO frequency, pixel clock PLL, MCLK PLL, and
loop clock PLL
110
220
110
220
110
250
MHz
CLK0 frequency for VGA mode 2
Clock cycle time
85
85
85
MHz
ns
RCLK
periods
tcyc
TTL
7.1
7.1
7.1
td4
Delay time, RCLK to LCLK (see Note 6)
0.5
0.5
0.5
tsu1
th1
tsu2
th2
Setup time, RS(3–0) valid before RD or WR
↓
Hold time, RS(3–0) valid after RD or WR
↓
Setup time, D(7–0)valid before WR
↑
Hold time, D(7–0)valid after WR
↑
Setup time, VGA(7–0) and VGAHS, VGAVS, and
VGABL valid before CLK0
↑
Hold time, VGA(7–0) and VGAHS, VGAVS, and
VGABL valid after CLK0
↑
Setup time, P(127–0), VGA(7–0), and PSEL valid
before LCLK
↑
Hold time, P(127–0), VGA(7–0), and PSEL valid
after LCLK
↑
Setup time, SYSHS, SYSVS, and OVS valid before
LCLK
↑
Hold time, SYSHS, SYSVS, and OVS valid after
LCLK
↑
Setup time, SYSBL valid before LCLK
↑
Hold time, SYSBL valid after LCLK
↑
Pulse duration, RD or WR low
Pulse duration, RD or WR high
Pulse duration, clock high
Pulse duration, clock low
NOTES:
5. TTL input signals are 0 to 3 V with less than 3 ns rise/fall time between the 10% and 90% levels unless
otherwise specified. For input and output signals, timing reference points are at the 10% and 90% signal
levels. Analog output loads are less than 10 pF. D7–D0 output loads are less than 50 pF. All other output
loads are less than 50 pF unless otherwise specified.
6. This parameter only applies when SCLK is used as the VRAM shift clock. When SCLK is not used, the delay
may be as much as is required by system logic (assuming the loop clock PLL is used to compensate for
the system delay).
10
10
35
0
10
10
35
0
10
10
35
0
ns
ns
ns
ns
tsu3
2
2
2
ns
th3
2
2
2
ns
tsu4
2
2
2
ns
th4
1
1
1
ns
tsu5
2
2
2
ns
th5
1
1
1
ns
tsu6
th6
tw1
tw2
tw3
tw4
3
2
3
2
3
2
ns
ns
ns
ns
ns
ns
50
30
3
3
50
30
2
2
50
30
2
2
TTL
TTL
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| TVP3703-135 | Video Interface PALETTE Exract(雙PLL，先進(jìn)的視頻接口調(diào)色器) |
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參數(shù)描述 |
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