參數(shù)資料
型號： TVP5031
廠商： Texas Instruments, Inc.
英文描述： NTSC/PAL VIDEO DECODER
中文描述： NTSC / PAL視頻解碼器
文件頁數(shù)： 31/85頁
文件大小： 378K
代理商： TVP5031
2–15
NTSC 601
1436
PAL 601
1436
ITU 656
Datastream
Cb
359
1437
1437
Y
718
1438
1438
Cr
359
1439
1439
Y
719
1440
1440
FF
1441
1441
00
…
…
…
1471
1463
10
1472
1464
80
…
…
…
NTSC sqp
1276
ITU 656
Datastream
Cb
319
1277
Y
638
1278
Cr
319
1279
Y
639
1280
FF
1281
00
…
…
1323
10
1324
80
PAL sqp
1532
ITU 656
Datastream
Cb
383
1533
Y
766
1534
Cr
383
1535
Y
767
1536
FF
1537
00
…
…
1587
10
1588
80
HSYN
AVID
10-bit 4:2:2 timing with 2x pixel clock (SCLK) reference. ITU-R BT.656 timing also shown
1599
1591
10
1600
1592
80
…
…
…
1711
1723
10
1712
1724
FF
1713
1725
00
1714
1726
00
1715
1727
XX
0
0
Cb
0
1715
10
1883
10
1884
FF
1885
00
1886
00
1887
XX
0
Cb
0
…
…
The HSYN timing shown is valid when HSYN start (register 16/17) is set to its default value of 80h.
…
…
1451
10
1452
80
…
…
1555
10
1556
FF
1557
00
1558
00
1559
XX
0
Cb
0
1716
80
…
…
(A)
NTSC 601
718
PAL 601
HSYN
AVID
20-bit 4:2:2 timing with 1x pixel clock (PCLK) reference.
NTSC sqp
PAL sqp
718
638
766
719
719
639
767
720
720
640
768
…
…
…
…
735
731
661
793
736
732
662
794
…
…
…
…
799
795
725
857
800
796
726
858
…
…
…
…
855
861
777
941
856
862
778
942
857
863
779
943
0
0
0
0
1
1
1
1
The HSYN timing shown is valid when HSYN start (register 16/17) is set to its default value of 80h.
Figure 2–25. Horizontal Synchronization Signals
(B)
NOTE: AVID rising edge occurs 4 SCLK cycles early when in ITU656 output mode
相關PDF資料
PDF描述
TVP5031TQFP NTSC/PAL VIDEO DECODER
TVP5031CPFP Color Decoder Circuit
TVR4J TOSHIBA Fast Recovery Diode Silicon Diffused Type High Speed Rectifier Applications (fast recovery)
TVR4N TOSHIBA Fast Recovery Diode Silicon Diffused Type High Speed Rectifier Applications (fast recovery)
TVU001 14 pin DIP, 5.0 Volt, HCMOS/TTL, Clock Oscillator
相關代理商/技術參數(shù)
參數(shù)描述
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