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參數(shù)資料
| 型號： | UPD17073 |
| 廠商： | NEC Corp. |
| 英文描述： | FILTER BAND PASS 5.8GHZ SMD |
| 中文描述： | 4位單芯片的數(shù)字調(diào)諧系統(tǒng)硬件單片機 |
| 文件頁數(shù)： | 163/226頁 |
| 文件大?。?/td> | 1250K |
| 代理商： | UPD17073 |
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μ
PD17072,17073
163
Figure 18-6. Configuration of LCD Driver Display Start Register
Cautions 1. Bit 3 of the LCD display start register is a test mode area. Therefore, do not write “1” to this
bit.
2. For the function of the ADCON flag, refer to 13.2 Setting of A/D Converter Power Supply.
18.5 Common Signal and Segment Signal Output Waves
Figure 18-7 shows an example of the common signal and segment signal output waves.
The
μ
PD17073 outputs a signal with a frame frequency of 62.5 Hz using a 1/4 duty, 1/2 bias (voltage average
method) drive mode.
As the common signals, the COM0 through COM3 pins output three levels of voltages (GND, V
LCD0
, and V
LCD1
)
each having a phase difference of 1/8 from the others. In other words, voltages of
±
1/2V
DD
are output with the V
LCD0
as the reference. This display method is called the 1/2 bias drive method.
As the segment signals, the segment signal output pins output voltages of two levels (GND and V
LCD1
) having a
phase corresponding to each display dot. Because one segment pin can turn on or off four display dots (A, B, C, and
D) as shown in figure 18-7, sixteen phases can be output by combining lighting and extinguishing of each dot.
Each display dot turnd on when the potential difference between a common signal and a segment signal is V
LCD1
.
In other words, the duty factor at which each display dot turns on is 1/4.
This display method is called the 1/4 duty display method, and the frame frequency is 62.5 Hz.
Name
Flag symbol
b
3
0
b
2
0
b
1
A
D
C
O
N
b
0
L
C
D
E
N
Address
(BANK1)
50H
Read/
Write
R/W
Sets ON/OFF of all LCD displays
Display OFF (all segment and common output pins output low level)
Display ON
0
1
Fixed to “0”
LCD driver display start
register
Power-ON
Clock stop
CE
0
0
R
0
0
0
0
0
At
reset
Remark
R: Retained
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