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參數(shù)資料
| 型號： | UPD30102GM-54-8EV |
| 廠商： | NEC Corp. |
| 英文描述： | 64/32-bit Microprocessor |
| 中文描述： | 64/32微處理器 |
| 文件頁數(shù)： | 128/701頁 |
| 文件大?。?/td> | 2329K |
| 代理商： | UPD30102GM-54-8EV |
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CHAPTER 5 MEMORY MANAGEMENT SYSTEM
128
Figure 5-6. Kernel Mode Address Space
32-bit mode
Note 1
0.5 Gbytes with
TLB mapping
0.5 Gbytes with
TLB mapping
0.5 Gbytes without
TLB mapping
uncacheable
64-bit mode
0xDFFF FFFF
0xE000 0000
0xC000 0000
0xBFFF FFFF
0xFFFF FFFF
0xFFFF FFFF FFFF FFFF
kuseg
kseg0
kseg1
ksseg
kseg3
0x7FFF FFFF
0x0000 0000
0x8000 0000
xkuseg
xksseg
xkphys
xkseg
ckseg0
ckseg1
ckseg
cksseg
0xFFFF FFFF 9FFF FFFF
0xFFFF FFFF A000 0000
0.5 Gbytes without
TLB mapping
cacheable
2 Gbytes with TLB
mapping
0xFFFF FFFF E000 0000
0xFFFF FFFF DFFF FFFF
0xFFFF FFFF C000 0000
0xFFFF FFFF BFFF FFFF
0xFFFF FFFF 7FFF FFFF
0xFFFF FFFF 8000 0000
0xC000 00FF 7FFF FFFF
0xC000 00FF 8000 0000
0.5 Gbytes with
TLB mapping
0.5 Gbytes with
TLB mapping
0.5 Gbytes without
TLB mapping
uncacheable
0.5 Gbytes without
TLB mapping
cacheable
Address error
With TLB mapping
Without TLB mapping
(See Table 5-7 for
details.)
Address error
1 Tbyte with TLB
mapping
Address error
1 Tbyte with TLB
mapping
0x4000 00FF FFFF FFFF
0x4000 0100 0000 0000
0xC000 0000 0000 0000
0xBFFF FFFF FFFF FFFF
0x8000 0000 0000 0000
0x7FFF FFFF FFFF FFFF
0x3FFF FFFF FFFF FFFF
0x4000 0000 0000 0000
0x0000 0000 0000 0000
0x0000 00FF FFFF FFFF
0x0000 0100 0000 0000
0xA000 0000
0x9FFF FFFF
Note2
Note 2
Notes 1.
The V
R
4102 uses 64-bit addresses within it. For 32-bit mode addressing, bit 31 is sign-extended to
bits 32 to 63, and the resulting 32 bits are used for addressing. Usually, a 64-bit instruction is used
for the program in 32-bit mode. In an operation of base register + offset for addressing, however, a
two’s complement overflow may occur, causing an invalid address. Note that the result becomes
undefined. Two factors that can cause a two’s complement follow:
—
When offset bit 15 is 0, base register bit 31 is 0, and bit 31 of the operation “base register + offset”
is 1
—
When offset bit 15 is 1, base register bit 31 is 1, and bit 31 of the operation “base register + offset”
is 0
2.
The K0 field of the Config register controls cacheability of kseg0 and ckseg0.
相關PDF資料 |
PDF描述 |
|---|---|
| UPD30102GM-66-8EV | 64/32-bit Microprocessor |
| UPD30102S1-54-3C | 64/32-bit Microprocessor |
| UPD30102S1-66-3C | 64/32-bit Microprocessor |
| UPD30550F2-300-NN1 | VR5500⑩ 64-/32-BIT MICROPROCESSOR |
| UPD30550F2-400-NN1 | VR5500⑩ 64-/32-BIT MICROPROCESSOR |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| UPD30102GM-66-8EV | 制造商:NEC 制造商全稱:NEC 功能描述:64/32-bit Microprocessor |
| UPD30102S1-54-3C | 制造商:NEC 制造商全稱:NEC 功能描述:64/32-bit Microprocessor |
| UPD30102S1-66-3C | 制造商:NEC 制造商全稱:NEC 功能描述:64/32-bit Microprocessor |
| UPD30111S1-70-3C | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|CMOS|BGA|224PIN|PLASTIC |
| UPD30121 | 制造商:NEC 制造商全稱:NEC 功能描述:VR4121TM 64-/32-BIT MICROPROCESSOR |
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