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參數(shù)資料
| 型號(hào)： | UPD30102GM-54-8EV |
| 廠商： | NEC Corp. |
| 英文描述： | 64/32-bit Microprocessor |
| 中文描述： | 64/32微處理器 |
| 文件頁數(shù)： | 64/701頁 |
| 文件大?。?/td> | 2329K |
| 代理商： | UPD30102GM-54-8EV |
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CHAPTER 2 PIN FUNCTIONS
64
Table 2-1. System Bus Interface Signals (2/2)
Signal
I/O
Description of function
BUSCLK
O
This is the system bus clock. It is used to output the clock that is supplied to the controller on the
system bus. Its frequency is determined by the state of the CLKSEL2/T
X
D, CLKSEL1/RTS#, and
CLKSEL0/DTR pins. (See
2.2.5 RS-232-C Interface Signals
.)
SHB#
O
This is the system bus high-byte enable signal. During system bus access, this signal is active when the
high-order byte is valid on the data bus.
IOR#
O
This is the system bus I/O read signal. It is active when the V
R
4102 accesses the system bus to read
data from an I/O port.
IOW#
O
This is the system bus I/O write signal. It is active when the V
R
4102 accesses the system bus to write
data to an I/O port.
MEMR#
O
This is the system bus memory read signal. It is active when the V
R
4102 accesses the system bus to
read data from memory.
MEMW#
O
This is the system bus memory write signal. It is active when the V
R
4102 accesses the system bus to
write data to memory.
ZWS#
I
This is the system bus zero wait state signal. Set this signal as active to enable the controller on the
system bus to be accessed by the V
R
4102 without a wait interval.
RSTOUT
O
This is the system bus reset signal. It is active when the V
R
4102 resets the system bus controller.
MEMCS16#
I
This is a dynamic bus sizing request signal.
Set this signal as active when system bus memory accesses data in 16-bit width. (However, the DRAM
bus memory space that is controlled by the DBUS 32 pin is excepted.)
IOCS16#
I
This is a dynamic bus sizing request signal.
Set this signal as active when system bus I/O accesses data in 16-bit width.
IOCHRDY
I
This is the system bus ready signal. Set this signal as active when the system bus controller is ready to
be accessed by the V
R
4102.
HLDRQ#
I
This is a hold request signal for the system bus and DRAM bus that is sent from an external bus master.
HLDACK#
O
This is a hold acknowledge signal for the system bus and DRAM bus that is sent to an external bus
master.
DBUS32/
GPIO[48]
I/O
This function differs depending on the operating status.
In normal operation (output)
It can be used as a general-purpose output port.
After RTC reset (input)
It is a data bus width switching signal.
Sampling occurs when the RTCRST signal changes from low to high.
1 : Use 32-bit width for data bus
0 : Use 16-bit width for data bus
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| UPD30102GM-66-8EV | 64/32-bit Microprocessor |
| UPD30102S1-54-3C | 64/32-bit Microprocessor |
| UPD30102S1-66-3C | 64/32-bit Microprocessor |
| UPD30550F2-300-NN1 | VR5500⑩ 64-/32-BIT MICROPROCESSOR |
| UPD30550F2-400-NN1 | VR5500⑩ 64-/32-BIT MICROPROCESSOR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| UPD30102GM-66-8EV | 制造商:NEC 制造商全稱:NEC 功能描述:64/32-bit Microprocessor |
| UPD30102S1-54-3C | 制造商:NEC 制造商全稱:NEC 功能描述:64/32-bit Microprocessor |
| UPD30102S1-66-3C | 制造商:NEC 制造商全稱:NEC 功能描述:64/32-bit Microprocessor |
| UPD30111S1-70-3C | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|CMOS|BGA|224PIN|PLASTIC |
| UPD30121 | 制造商:NEC 制造商全稱:NEC 功能描述:VR4121TM 64-/32-BIT MICROPROCESSOR |
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