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參數(shù)資料
| 型號： | V54C316802VB |
| 廠商： | Mosel Vitelic, Corp. |
| 英文描述： | High Performance 3.3 Volt 2M X 8 Synchronous DRAM(3.3V高性能2Mx8同步動態(tài)RAM) |
| 中文描述： | 高性能3.3伏200萬× 8同步DRAM（3.3V的高性能2Mx8同步動態(tài)RAM）的 |
| 文件頁數(shù)： | 8/60頁 |
| 文件大?。?/td> | 586K |
| 代理商： | V54C316802VB |
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19
V54C316802VB Rev. 1.0 February 1999
MOSEL V ITELIC
V54C316802VB
6.2 Write Interrupted by a Read
(Burst Length = 4, CAS latency = 1, 2, 3)
7. Burst Write with Auto-Precharge
Burst Length = 2, CAS latency = 1, 2, 3)
COMMAND
NOP
WRITE A
READ B
NOP
NOP
NOP
NOP
NOP
NOP
t
CK1,
I/O’s
CAS latency = 1
DIN A0
t
CK2,
I/O’s
CAS latency = 2
DIN A0
t
CK3,
I/O’s
CAS latency = 3
DIN A0
CLK
T0
T2
T1
T3
T4
T5
T6
T7
T8
Input data for the Write is ignored.
Input data must be removed from the I/O’s at least one clock
cycle before the Read dataAPpears on the outputs to avoid
data contention.
DOUT B0
DOUT B1
DOUT B2
DOUT B3
DOUT B0
DOUT B1
DOUT B2
DOUT B3
DOUT B0
DOUT B1
DOUT B2
DOUT B3
don’t care
don’t care
don’t care
COMMAND
NOP
NOP
NOP
WRITE A
Auto-Precharge
CLK
T0
T2
T1
T3
T4
T5
T6
T7
T8
NOP
BANK A
ACTIVE
NOP
NOP
DIN A0
DIN A1
DIN A0
DIN A1
*
*
I/O’s
CAS latency = 2
I/O’s
CAS latency = 3
Begin Autoprecharge
Bank can be reactivated after trp
t
DPL
t
DPL
t
RP
t
RP
DIN A0
DIN A1
t
DPL
t
RP
NOP
*
I/O’s
CAS latency = 1
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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