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參數(shù)資料
| 型號： | XA3S400A-4FTG256Q |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 38/57頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA SPARTAN-3A 400K 256FTBGA |
| 產(chǎn)品培訓(xùn)模塊： | Extended Spartan 3A FPGA Family |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | Spartan®-3A XA |
| LAB/CLB數(shù)： | 896 |
| 邏輯元件/單元數(shù)： | 8064 |
| RAM 位總計： | 368640 |
| 輸入/輸出數(shù)： | 195 |
| 門數(shù)： | 400000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 125°C |
| 封裝/外殼： | 256-LBGA |
| 供應(yīng)商設(shè)備封裝： | 256-FTBGA |
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XA Spartan-3A Automotive FPGA Family Data Sheet
DS681 (v2.0) April 22, 2011
Product Specification
43
Digital Frequency Synthesizer
Table 37: Recommended Operating Conditions for the DFS
Symbol
Description
Speed Grade: -4
Units
Min
Max
Input Frequency Ranges(2)
FCLKIN
CLKIN_FREQ_FX
Frequency for the CLKIN input
0.200
333
MHz
Input Clock Jitter Tolerance(3)
CLKIN_CYC_JITT_FX_LF
Cycle-to-cycle jitter at the CLKIN input,
based on CLKFX output frequency
FCLKFX 150 MHz
–±300
ps
CLKIN_CYC_JITT_FX_HF
FCLKFX 150 MHz
–±150
ps
CLKIN_PER_JITT_FX
Period jitter at the CLKIN input
–±1
ns
Notes:
1.
DFS specifications apply when either of the DFS outputs (CLKFX or CLKFX180) is used.
2.
If both DFS and DLL outputs are used on the same DCM, follow the more restrictive CLKIN_FREQ_DLL specifications in Table 35.
3.
CLKIN input jitter beyond these limits may cause the DCM to lose lock.
Table 38: Switching Characteristics for the DFS
Symbol
Description
Device
Speed Grade: -4
Units
Min
Max
Output Frequency Ranges
CLKOUT_FREQ_FX(2)
Frequency for the CLKFX and CLKFX180 outputs
All
5
320
MHz
Output Clock Jitter(3,4)
CLKOUT_PER_JITT_FX
Period jitter at the CLKFX and
CLKFX180 outputs.
CLKIN
20 MHz
All
Typ
Max
ps
Use the Spartan-3A
Jitter Calculator:
CLKIN
20 MHz
±[1% of
CLKFX
period
+ 100]
±[1% of
CLKFX
period
+ 200]
ps
Duty Cycle(5,6)
CLKOUT_DUTY_CYCLE_FX
Duty cycle precision for the CLKFX and CLKFX180 outputs,
including the BUFGMUX and clock tree duty-cycle distortion
All
–
±[1% of
CLKFX
period
+ 350]
ps
Phase Alignment(6)
CLKOUT_PHASE_FX
Phase offset between the DFS CLKFX output and the DLL
CLK0 output when both the DFS and DLL are used
All
–±200
ps
CLKOUT_PHASE_FX180
Phase offset between the DFS CLKFX180 output and the DLL
CLK0 output when both the DFS and DLL are used
All
–
±[1% of
CLKFX
period
+ 200]
ps
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PDF描述 |
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