- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄4244 > XA3SD3400A-4CSG484I (Xilinx Inc)SPARTAN-3ADSP FPGA 3400K 484CSBG PDF資料下載
參數(shù)資料
| 型號： | XA3SD3400A-4CSG484I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 49/58頁 |
| 文件大小： | 0K |
| 描述： | SPARTAN-3ADSP FPGA 3400K 484CSBG |
| 產(chǎn)品培訓模塊： | Extended Spartan 3A FPGA Family |
| 標準包裝： | 84 |
| 系列： | Spartan®-3A DSP XA |
| LAB/CLB數(shù)： | 5968 |
| 邏輯元件/單元數(shù)： | 53712 |
| RAM 位總計： | 2322432 |
| 輸入/輸出數(shù)： | 309 |
| 門數(shù)： | 3400000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 484-FBGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 484-CSPBGA |
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XA Spartan-3A DSP Automotive FPGA Family Data Sheet
DS705 (v2.0) April 18, 2011
Product Specification
53
Serial Peripheral Interface Configuration Timing
X-Ref Target - Figure 14
Figure 14: Waveforms for Serial Peripheral Interface Configuration
Table 53: Timing for Serial Peripheral Interface Configuration Mode
Symbol
Description
Minimum
Maximum
Units
TCCLK1
Initial CCLK clock period
See Table 47
TCCLKn
CCLK clock period after FPGA loads ConfigRate setting
See Table 47
TMINIT
Setup time on VS[2:0] variant-select pins and M[2:0] mode pins before the rising
edge of INIT_B
50
–ns
TINITM
Hold time on VS[2:0] variant-select pins and M[2:0] mode pins after the rising
edge of INIT_B
0
–ns
TCCO
MOSI output valid delay after CCLK falling edge
See Table 51
TDCC
Setup time on DIN data input before CCLK rising edge
See Table 51
TCCD
Hold time on DIN data input after CCLK rising edge
0
–ns
T
DH
T
DSU
Command
(msb)
T
V
T
CSS
<1:1:1>
INIT_B
M[2:0]
T
MINIT
T
INITM
DIN
CCLK
(Input)
T
CCLK
n
T
CCLK1
VS[2:0]
(Input)
New ConfigRate active
Mode input pins M[2:0] and variant select input pins VS[2:0] are sampled when INIT_B
goes High. After this point, input values do not matter until DONE goes High, at which
point these pins become user-I/O pins.
<0:0:1>
Pin initially pulled High by internal pull-up resistor if PUDC_B input is Low.
Pin initially high-impedance (Hi-Z) if PUDC_B input is High. External pull-up resistor required on CSO_B.
T
CCLK1
T
MCCL
n
T
n
(Input)
Data
CSO_B
MOSI
T
CCO
T
MCCL1
T
MCCH1
T
DCC
T
CCD
(Input)
PROG_B
PUDC_B
(Input)
PUDC_B must be stable before INIT_B goes High and constant throughout the configuration process.
DS705_14_041311
(Open-Drain)
Shaded values indicate specifications on attached SPI Flash PROM.
Command
(msb-1)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SST25VF080B-80-4I-SAE-T | IC FLASH SER 16MB 80MHZ 8SOIC |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XA3SD3400A-4FGG676I | 功能描述:SPARTAN-3ADSP FPGA 3400K 676FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Spartan®-3A DSP XA 產(chǎn)品變化通告:Step Intro and Pkg Change 11/March/2008 標準包裝:1 系列:Virtex®-5 SXT LAB/CLB數(shù):4080 邏輯元件/單元數(shù):52224 RAM 位總計:4866048 輸入/輸出數(shù):480 門數(shù):- 電源電壓:0.95 V ~ 1.05 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:1136-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:1136-FCBGA 配用:568-5088-ND - BOARD DEMO DAC1408D750122-1796-ND - EVALUATION PLATFORM VIRTEX-5 |
| X-A4A-300L | 制造商:Leach International Corporation 功能描述:MID RANGE - Bulk |
| X-A4C-300M | 制造商:Leach International Corporation 功能描述:MID RANGE - Bulk |
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