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參數(shù)資料
| 型號： | XA3SD3400A-4CSG484I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 53/58頁 |
| 文件大小： | 0K |
| 描述： | SPARTAN-3ADSP FPGA 3400K 484CSBG |
| 產(chǎn)品培訓模塊： | Extended Spartan 3A FPGA Family |
| 標準包裝： | 84 |
| 系列： | Spartan®-3A DSP XA |
| LAB/CLB數(shù)： | 5968 |
| 邏輯元件/單元數(shù)： | 53712 |
| RAM 位總計： | 2322432 |
| 輸入/輸出數(shù)： | 309 |
| 門數(shù)： | 3400000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 484-FBGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 484-CSPBGA |
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XA Spartan-3A DSP Automotive FPGA Family Data Sheet
DS705 (v2.0) April 18, 2011
Product Specification
57
IEEE 1149.1/1532 JTAG Test Access Port Timing
X-Ref Target - Figure 16
Figure 16: JTAG Waveforms
Table 57: Timing for the JTAG Test Access Port
Symbol
Description
Min
Max
Units
Clock-to-Output Times
TTCKTDO The time from the falling transition on the TCK pin to data appearing at the TDO pin
1.0
11.0
ns
Setup Times
TTDITCK
The time from the setup of data at the
TDI pin to the rising transition at the
TCK pin
All functions except those shown below
7.0
–ns
Boundary-Scan commands
(INTEST, EXTEST, SAMPLE)
13.0
TTMSTCK The time from the setup of a logic level at the TMS pin to the rising transition at the TCK pin
7.0
–ns
Hold Times
TTCKTDI
The time from the rising transition at
the TCK pin to the point when data is
last held at the TDI pin
All functions except those shown below
0
–ns
Configuration commands (CFG_IN, ISC_PROGRAM)
3.5
TTCKTMS The time from the rising transition at the TCK pin to the point when a logic level is last held at the
TMS pin
0
–ns
Clock Timing
TCCH
The High pulse width at the TCK pin
All functions except ISC_DNA command
5
–ns
TCCL
The Low pulse width at the TCK pin
5
–ns
TCCHDNA The High pulse width at the TCK pin
During ISC_DNA command
10
10,000
ns
TCCLDNA The Low pulse width at the TCK pin
10
10,000
ns
FTCK
Frequency of the TCK signal
BYPASS or HIGHZ instructions
0
33
MHz
All operations except for BYPASS or HIGHZ instructions
20
Notes:
1.
The numbers in this table are based on the operating conditions set forth in Table 8.
2.
For details on JTAG, see “JTAG Configuration Mode and Boundary-Scan” in Chapter 9 of UG332, Spartan-3 Generation Configuration User
Guide.
TCK
TTMSTCK
TMS
TDI
TDO
(Input)
(Output)
TTCKTMS
TTCKTDI
TTCKTDO
TTDITCK
DS705_16_041311
TCCH
TCCL
1/FTCK
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SST25VF080B-80-4I-SAE-T | IC FLASH SER 16MB 80MHZ 8SOIC |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XA3SD3400A-4FGG676I | 功能描述:SPARTAN-3ADSP FPGA 3400K 676FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Spartan®-3A DSP XA 產(chǎn)品變化通告:Step Intro and Pkg Change 11/March/2008 標準包裝:1 系列:Virtex®-5 SXT LAB/CLB數(shù):4080 邏輯元件/單元數(shù):52224 RAM 位總計:4866048 輸入/輸出數(shù):480 門數(shù):- 電源電壓:0.95 V ~ 1.05 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:1136-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:1136-FCBGA 配用:568-5088-ND - BOARD DEMO DAC1408D750122-1796-ND - EVALUATION PLATFORM VIRTEX-5 |
| X-A4A-300L | 制造商:Leach International Corporation 功能描述:MID RANGE - Bulk |
| X-A4C-300M | 制造商:Leach International Corporation 功能描述:MID RANGE - Bulk |
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