參數(shù)資料
型號(hào)： XC3S50-4TQG144I
廠商： Xilinx Inc
文件頁(yè)數(shù)： 102/272頁(yè)
文件大?。?/td> 0K
描述： SPARTAN-3 FPGA 50K STD 144-TQFP
產(chǎn)品培訓(xùn)模塊： Extended Spartan 3A FPGA Family
標(biāo)準(zhǔn)包裝： 60
系列： Spartan®-3
LAB/CLB數(shù)： 192
邏輯元件/單元數(shù)： 1728
RAM 位總計(jì)： 73728
輸入/輸出數(shù)： 97
門數(shù)： 50000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-TQFP（20x20）
其它名稱： 122-1720
XC3S50-4TQG144I-ND
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Spartan-3 FPGA Family: Pinout Descriptions
DS099 (v3.1) June 27, 2013
Product Specification
190
FG676: 676-lead Fine-pitch Ball Grid Array
The 676-lead fine-pitch ball grid array package, FG676, supports five different Spartan-3 devices, including the XC3S1000,
XC3S1500, XC3S2000, XC3S4000, and XC3S5000. All five have nearly identical footprints but are slightly different,
primarily due to unconnected pins on the XC3S1000 and XC3S1500. For example, because the XC3S1000 has fewer I/O
pins, this device has 98 unconnected pins on the FG676 package, labeled as “N.C.” In Table 103 and Figure 53, these
unconnected pins are indicated with a black diamond symbol (
). The XC3S1500, however, has only two unconnected pins,
also labeled “N.C.” in the pinout table but indicated with a black square symbol (
).
All the package pins appear in Table 103 and are sorted by bank number, then by pin name. Pairs of pins that form a
differential I/O pair appear together in the table. The table also shows the pin number for each pin and the pin type, as
defined earlier.
If there is a difference between the XC3S1000, XC3S1500, XC3S2000, XC3S4000, and XC3S5000 pinouts, then that
difference is highlighted in Table 103. If the table entry is shaded grey, then there is an unconnected pin on either the
XC3S1000 or XC3S1500 that maps to a user-I/O pin on the XC3S2000, XC3S4000, and XC3S5000. If the table entry is
shaded tan, then the unconnected pin on either the XC3S1000 or XC3S1500 maps to a VREF-type pin on the XC3S2000,
XC3S4000, and XC3S5000. If the other VREF pins in the bank all connect to a voltage reference to support a special I/O
standard, then also connect the N.C. pin on the XC3S1000 or XC3S1500 to the same VREF voltage. This provides
maximum flexibility as you could potentially migrate a design from the XC3S1000 through to the XC3S5000 FPGA without
changing the printed circuit board.
An electronic version of this package pinout table and footprint diagram is available for download from the Xilinx website at
Pinout Table
Table 103: FG676 Package Pinout
Bank
XC3S1000
Pin Name
XC3S1500
Pin Name
XC3S2000
Pin Name
XC3S4000
Pin Name
XC3S5000
Pin Name
FG676 Pin
Number
Type
0
IO
IO_L04N_0(3)
A3
I/O
0
IO
A5
I/O
0
IO
A6
I/O
0
IO
C4
I/O
0
N.C. (
)
IO
IO_L13N_0(3)
C8
I/O
0
IO
C12
I/O
0
IO
E13
I/O
0
IO
H11
I/O
0
IO
H12
I/O
0
IO/VREF_0
B3
VREF
0
IO/VREF_0
F7
VREF
0
IO/VREF_0
G10
VREF
0
IO_L01N_0/VRP_0
E5
DCI
0
IO_L01P_0/VRN_0
D5
DCI
0
IO_L05N_0
B4
I/O
0
IO_L05P_0/VREF_0
A4
VREF
0
IO_L06N_0
C5
I/O
0
IO_L06P_0
B5
I/O
0
IO_L07N_0
E6
I/O
0
IO_L07P_0
D6
I/O
0
IO_L08N_0
C6
I/O
0
IO_L08P_0
B6
I/O
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PDF描述
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參數(shù)描述
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XC3S50-4VQG100I4022 制造商:Xilinx 功能描述:
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