- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄19312 > XC3S50-4TQG144I (Xilinx Inc)SPARTAN-3 FPGA 50K STD 144-TQFP PDF資料下載
參數(shù)資料
| 型號(hào)： | XC3S50-4TQG144I |
| 廠商： | Xilinx Inc |
| 文件頁(yè)數(shù)： | 216/272頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | SPARTAN-3 FPGA 50K STD 144-TQFP |
| 產(chǎn)品培訓(xùn)模塊： | Extended Spartan 3A FPGA Family |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | Spartan®-3 |
| LAB/CLB數(shù)： | 192 |
| 邏輯元件/單元數(shù)： | 1728 |
| RAM 位總計(jì)： | 73728 |
| 輸入/輸出數(shù)： | 97 |
| 門(mén)數(shù)： | 50000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 144-LQFP |
| 供應(yīng)商設(shè)備封裝： | 144-TQFP（20x20） |
| 其它名稱： | 122-1720 XC3S50-4TQG144I-ND |
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)第124頁(yè)第125頁(yè)第126頁(yè)第127頁(yè)第128頁(yè)第129頁(yè)第130頁(yè)第131頁(yè)第132頁(yè)第133頁(yè)第134頁(yè)第135頁(yè)第136頁(yè)第137頁(yè)第138頁(yè)第139頁(yè)第140頁(yè)第141頁(yè)第142頁(yè)第143頁(yè)第144頁(yè)第145頁(yè)第146頁(yè)第147頁(yè)第148頁(yè)第149頁(yè)第150頁(yè)第151頁(yè)第152頁(yè)第153頁(yè)第154頁(yè)第155頁(yè)第156頁(yè)第157頁(yè)第158頁(yè)第159頁(yè)第160頁(yè)第161頁(yè)第162頁(yè)第163頁(yè)第164頁(yè)第165頁(yè)第166頁(yè)第167頁(yè)第168頁(yè)第169頁(yè)第170頁(yè)第171頁(yè)第172頁(yè)第173頁(yè)第174頁(yè)第175頁(yè)第176頁(yè)第177頁(yè)第178頁(yè)第179頁(yè)第180頁(yè)第181頁(yè)第182頁(yè)第183頁(yè)第184頁(yè)第185頁(yè)第186頁(yè)第187頁(yè)第188頁(yè)第189頁(yè)第190頁(yè)第191頁(yè)第192頁(yè)第193頁(yè)第194頁(yè)第195頁(yè)第196頁(yè)第197頁(yè)第198頁(yè)第199頁(yè)第200頁(yè)第201頁(yè)第202頁(yè)第203頁(yè)第204頁(yè)第205頁(yè)第206頁(yè)第207頁(yè)第208頁(yè)第209頁(yè)第210頁(yè)第211頁(yè)第212頁(yè)第213頁(yè)第214頁(yè)第215頁(yè)當(dāng)前第216頁(yè)第217頁(yè)第218頁(yè)第219頁(yè)第220頁(yè)第221頁(yè)第222頁(yè)第223頁(yè)第224頁(yè)第225頁(yè)第226頁(yè)第227頁(yè)第228頁(yè)第229頁(yè)第230頁(yè)第231頁(yè)第232頁(yè)第233頁(yè)第234頁(yè)第235頁(yè)第236頁(yè)第237頁(yè)第238頁(yè)第239頁(yè)第240頁(yè)第241頁(yè)第242頁(yè)第243頁(yè)第244頁(yè)第245頁(yè)第246頁(yè)第247頁(yè)第248頁(yè)第249頁(yè)第250頁(yè)第251頁(yè)第252頁(yè)第253頁(yè)第254頁(yè)第255頁(yè)第256頁(yè)第257頁(yè)第258頁(yè)第259頁(yè)第260頁(yè)第261頁(yè)第262頁(yè)第263頁(yè)第264頁(yè)第265頁(yè)第266頁(yè)第267頁(yè)第268頁(yè)第269頁(yè)第270頁(yè)第271頁(yè)第272頁(yè)
Spartan-3 FPGA Family: Functional Description
DS099 (v3.1) June 27, 2013
Product Specification
48
Slave Serial mode is selected by applying <111> to the mode pins (M0, M1, and M2). A pull-up on the mode pins makes
slave serial the default mode if the pins are left unconnected.
Master Serial Mode
In Master Serial mode, the FPGA drives CCLK pin, which behaves as a bidirectional I/O pin. The FPGA in the center of
Figure 26 is set for Master Serial mode and connects to the serial configuration PROM and to the CCLK inputs of any slave
FPGAs in a configuration daisy-chain. The master FPGA drives the configuration clock on the CCLK pin to the Xilinx Serial
PROM, which, in response, provides bit-serial data to the FPGA’s DIN input. The FPGA accepts this data on each rising
CCLK edge. After the master FPGA finishes configuring, it passes data on its DOUT pin to the next FPGA device in a
daisy-chain. The DOUT data appears after the falling CCLK clock edge.
The Master Serial mode interface is identical to Slave Serial except that an internal oscillator generates the configuration
clock (CCLK). A wide range of frequencies can be selected for CCLK, which always starts at a default frequency of 6 MHz.
Configuration bits then switch CCLK to a higher frequency for the remainder of the configuration.
Slave Parallel Mode (SelectMAP)
The Parallel or SelectMAP modes support the fastest configuration. Byte-wide data is written into the FPGA with a BUSY
flag controlling the flow of data. An external source provides 8-bit-wide data, CCLK, an active-Low Chip Select (CS_B) signal
and an active-Low Write signal (RDWR_B). If BUSY is asserted (High) by the FPGA, the data must be held until BUSY goes
Low. Data can also be read using the Slave Parallel mode. If RDWR_B is asserted, configuration data is read out of the
FPGA as part of a readback operation.
After configuration, it is possible to use any of the Multipurpose pins (DIN/D0-D7, DOUT/BUSY, INIT_B, CS_B, and
RDWR_B) as User I/Os. To do this, simply set the BitGen option Persist to No and assign the desired signals to multipurpose
configuration pins using the Xilinx development software. Alternatively, it is possible to continue using the configuration port
X-Ref Target - Figure 26
Figure 26: Connection Diagram for Master and Slave Serial Configuration
Notes:
1.
There are two ways to use the DONE line. First, one may set the BitGen option DriveDone to "Yes" only for the last
FPGA to be configured in the chain shown above (or for the single FPGA as may be the case). This enables the DONE
pin to drive High; thus, no pull-up resistor is necessary. DriveDone is set to "No" for the remaining FPGAs in the chain.
Second, DriveDone can be set to "No" for all FPGAs. Then all DONE lines are open-drain and require the pull-up
resistor shown in grey. In most cases, a value between 3.3K
Ω to 4.7KΩ is sufficient. However, when using DONE
synchronously with a long chain of FPGAs, cumulative capacitance may necessitate lower resistor values (e.g. down
to 330
Ω) in order to ensure a rise time within one clock cycle.
2.
For information on how to program the FPGA using 3.3V signals and power, see 3.3V-Tolerant Configuration Interface.
DOUT
DIN
CCLK
DONE
INIT_B
Spartan-3
FPGA
Master
PROG_B
DIN
CCLK
DONE
INIT_B
Spartan-3
FPGA
Slave
PROG_B
DS099_23_112905
D0
CLK
CE
OE/RESET
CF
Platform
Flash PROM
XCF0xS
or
XCFxxP
VCCINT
1.2V
VCCAUX
VCCO Bank 4
2.5V
4.7K
Ω
All
2.5V
VCCAUX
VCCINT
VCCO Bank 4
1.2V
1.8V: XCFxxP
VCCINT
VCCJ
VCCO
2.5V
M0
M1
M2
M0
M1
M2
GND
3.3V: XCF0xS
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| VE-21L-EU | CONVERTER MOD DC/DC 28V 200W |
| GBM08DCMS | CONN EDGECARD 16POS .156 WW |
| TAP336M025CRW | CAP TANT 33UF 25V 20% RADIAL |
| VE-212-EU | CONVERTER MOD DC/DC 15V 200W |
| EP4S100G5H40I2N | IC STRATIX IV GT 530K 1517HBGA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XC3S50-4VQ100C | 制造商:Xilinx 功能描述:FPGA SPARTAN-3 50K GATES 1728 CELLS 630MHZ 1.2V 100VTQFP - Trays |
| XC3S50-4VQ100I | 制造商:Xilinx 功能描述:FPGA SPARTAN-3 50K GATES 1728 CELLS 630MHZ 1.2V 100VTQFP - Trays |
| XC3S50-4VQG100C | 功能描述:IC SPARTAN-3 FPGA 50K 100VTQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:Spartan®-3 標(biāo)準(zhǔn)包裝:60 系列:XP LAB/CLB數(shù):- 邏輯元件/單元數(shù):10000 RAM 位總計(jì):221184 輸入/輸出數(shù):244 門(mén)數(shù):- 電源電壓:1.71 V ~ 3.465 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:388-BBGA 供應(yīng)商設(shè)備封裝:388-FPBGA（23x23） 其它名稱:220-1241 |
| XC3S50-4VQG100I | 功能描述:SPARTAN-3A FPGA 50K STD 100-VQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:Spartan®-3 標(biāo)準(zhǔn)包裝:40 系列:Spartan® 6 LX LAB/CLB數(shù):3411 邏輯元件/單元數(shù):43661 RAM 位總計(jì):2138112 輸入/輸出數(shù):358 門(mén)數(shù):- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:676-BGA 供應(yīng)商設(shè)備封裝:676-FBGA（27x27） |
| XC3S50-4VQG100I4022 | 制造商:Xilinx 功能描述: |
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。