參數(shù)資料
型號： XC3S50-4TQG144I
廠商： Xilinx Inc
文件頁數(shù)： 42/272頁
文件大?。?/td> 0K
描述： SPARTAN-3 FPGA 50K STD 144-TQFP
產(chǎn)品培訓模塊： Extended Spartan 3A FPGA Family
標準包裝： 60
系列： Spartan®-3
LAB/CLB數(shù)： 192
邏輯元件/單元數(shù)： 1728
RAM 位總計： 73728
輸入/輸出數(shù)： 97
門數(shù)： 50000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 144-LQFP
供應商設(shè)備封裝： 144-TQFP（20x20）
其它名稱： 122-1720
XC3S50-4TQG144I-ND
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Spartan-3 FPGA Family: Pinout Descriptions
DS099 (v3.1) June 27, 2013
Product Specification
136
CP132: 132-Ball Chip-Scale Package
Note: The CP132 and CPG132 packages are discontinued. See
The pinout and footprint for the XC3S50 in the 132-ball chip-scale package, CP132, appear in Table 89 and Figure 45.
All the package pins appear in Table 89 and are sorted by bank number, then by pin name. Pins that form a differential I/O
pair appear together in the table. The table also shows the pin number for each pin and the pin type, as defined earlier.
The CP132 footprint has eight I/O banks. However, the voltage supplies for the two I/O banks along an edge are connected
together internally. Consequently, there are four output voltage supplies, labeled VCCO_TOP, VCCO_RIGHT,
VCCO_BOTTOM, and VCCO_LEFT.
Pinout Table
Table 89: CP132 Package Pinout
Bank
XC3S50 Pin Name
CP132
Ball
Type
0
IO_L01N_0/VRP_0
A3
DCI
0
IO_L01P_0/VRN_0
C4
DCI
0
IO_L27N_0
C5
I/O
0
IO_L27P_0
B5
I/O
0
IO_L30N_0
B6
I/O
0
IO_L30P_0
A6
I/O
0
IO_L31N_0
C7
I/O
0
IO_L31P_0/VREF_0
B7
VREF
0
IO_L32N_0/GCLK7
A7
GCLK
0
IO_L32P_0/GCLK6
C8
GCLK
1
IO_L01N_1/VRP_1
A13
DCI
1
IO_L01P_1/VRN_1
B13
DCI
1
IO_L27N_1
C11
I/O
1
IO_L27P_1
A12
I/O
1
IO_L28N_1
A11
I/O
1
IO_L28P_1
B11
I/O
1
IO_L31N_1/VREF_1
C9
VREF
1
IO_L31P_1
A10
I/O
1
IO_L32N_1/GCLK5
A8
GCLK
1
IO_L32P_1/GCLK4
A9
GCLK
2
IO_L01N_2/VRP_2
D12
DCI
2
IO_L01P_2/VRN_2
C14
DCI
2
IO_L20N_2
E12
I/O
2
IO_L20P_2
E13
I/O
2
IO_L21N_2
E14
I/O
2
IO_L21P_2
F12
I/O
2
IO_L23N_2/VREF_2
F13
VREF
2
IO_L23P_2
F14
I/O
2
IO_L24N_2
G12
I/O
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XC3S50-4VQG100I4022 制造商:Xilinx 功能描述:
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