- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄19312 > XC3S50-4TQG144I (Xilinx Inc)SPARTAN-3 FPGA 50K STD 144-TQFP PDF資料下載
參數(shù)資料
| 型號： | XC3S50-4TQG144I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 202/272頁 |
| 文件大?。?/td> | 0K |
| 描述： | SPARTAN-3 FPGA 50K STD 144-TQFP |
| 產品培訓模塊： | Extended Spartan 3A FPGA Family |
| 標準包裝： | 60 |
| 系列： | Spartan®-3 |
| LAB/CLB數(shù)： | 192 |
| 邏輯元件/單元數(shù)： | 1728 |
| RAM 位總計： | 73728 |
| 輸入/輸出數(shù)： | 97 |
| 門數(shù)： | 50000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 144-LQFP |
| 供應商設備封裝： | 144-TQFP（20x20） |
| 其它名稱： | 122-1720 XC3S50-4TQG144I-ND |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁當前第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁
Spartan-3 FPGA Family: Functional Description
DS099 (v3.1) June 27, 2013
Product Specification
35
In the on-chip synchronization case (the [a] and [b] sections of Figure 21), it is possible to connect any of the DLL’s seven
output clock signals through general routing resources to the FPGA’s internal registers. Either a Global Clock Buffer (BUFG)
or a BUFGMUX affords access to the global clock network. As shown in the [a] section of Figure 21, the feedback loop is
created by routing CLK0 (or CLK2X, in the [b] section) to a global clock net, which in turn drives the CLKFB input.
In the off-chip synchronization case (the [c] and [d] sections of Figure 21), CLK0 (or CLK2X) plus any of the DLL’s other
output clock signals exit the FPGA using output buffers (OBUF) to drive an external clock network plus registers on the
board. As shown in the [c] section of Figure 21, the feedback loop is formed by feeding CLK0 (or CLK2X, in the [d] section)
back into the FPGA using an IBUFG, which directly accesses the global clock network, or an IBUF. Then, the global clock net
is connected directly to the CLKFB input.
DLL Frequency Modes
The DLL supports two distinct operating modes, High Frequency and Low Frequency, with each specified over a different
clock frequency range. The DLL_FREQUENCY_MODE attribute chooses between the two modes. When the attribute is set
to LOW, the Low Frequency mode permits all seven DLL clock outputs to operate over a low-to-moderate frequency range.
When the attribute is set to HIGH, the High Frequency mode allows the CLK0, CLK180 and CLKDV outputs to operate at the
highest possible frequencies. The remaining DLL clock outputs are not available for use in High Frequency mode.
Accommodating High Input Frequencies
If the frequency of the CLKIN signal is high such that it exceeds the maximum permitted, divide it down to an acceptable
value using the CLKIN_DIVIDE_BY_2 attribute. When this attribute is set to TRUE, the CLKIN frequency is divided by a
factor of two just as it enters the DCM.
X-Ref Target - Figure 21
Figure 21: Input Clock, Output Clock, and Feedback Connections for the DLL
DS099-2_09_082104
CLK90
CLK180
CLK270
CLKDV
CLK2X
CLK2X180
CLK0
Clock
Net Delay
BUFGMUX
BUFG
FPGA
(a) On-Chip with CLK0 Feedback
CLKIN
DCM
CLKFB
CLK90
CLK180
CLK270
CLKDV
CLK2X
CLK2X180
CLK0
Clock
Net Delay
IBUFG
FPGA
(c) Off-Chip with CLK0 Feedback
CLKIN
DCM
CLKFB
OBUF
CLK2X
IBUFG
FPGA
(d) Off-Chip with CLK2X Feedback
CLKIN
DCM
CLKFB
OBUF
CLK0
CLK90
CLK180
CLK270
CLKDV
CLK2X180
CLK2X
Clock
Net Delay
Clock
Net Delay
BUFGMUX
BUFG
FPGA
(b) On-Chip with CLK2X Feedback
CLKIN
DCM
CLKFB
CLK0
CLK90
CLK180
CLK270
CLKDV
CLK2X180
Notes:
1.
In the Low Frequency mode, all seven DLL outputs are available. In the High Frequency mode, only the CLK0, CLK180, and
CLKDV outputs are available.
相關PDF資料 |
PDF描述 |
|---|---|
| VE-21L-EU | CONVERTER MOD DC/DC 28V 200W |
| GBM08DCMS | CONN EDGECARD 16POS .156 WW |
| TAP336M025CRW | CAP TANT 33UF 25V 20% RADIAL |
| VE-212-EU | CONVERTER MOD DC/DC 15V 200W |
| EP4S100G5H40I2N | IC STRATIX IV GT 530K 1517HBGA |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| XC3S50-4VQ100C | 制造商:Xilinx 功能描述:FPGA SPARTAN-3 50K GATES 1728 CELLS 630MHZ 1.2V 100VTQFP - Trays |
| XC3S50-4VQ100I | 制造商:Xilinx 功能描述:FPGA SPARTAN-3 50K GATES 1728 CELLS 630MHZ 1.2V 100VTQFP - Trays |
| XC3S50-4VQG100C | 功能描述:IC SPARTAN-3 FPGA 50K 100VTQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Spartan®-3 標準包裝:60 系列:XP LAB/CLB數(shù):- 邏輯元件/單元數(shù):10000 RAM 位總計:221184 輸入/輸出數(shù):244 門數(shù):- 電源電壓:1.71 V ~ 3.465 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:388-BBGA 供應商設備封裝:388-FPBGA（23x23） 其它名稱:220-1241 |
| XC3S50-4VQG100I | 功能描述:SPARTAN-3A FPGA 50K STD 100-VQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Spartan®-3 標準包裝:40 系列:Spartan® 6 LX LAB/CLB數(shù):3411 邏輯元件/單元數(shù):43661 RAM 位總計:2138112 輸入/輸出數(shù):358 門數(shù):- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:676-BGA 供應商設備封裝:676-FBGA（27x27） |
| XC3S50-4VQG100I4022 | 制造商:Xilinx 功能描述: |
發(fā)布緊急采購，3分鐘左右您將得到回復。