參數(shù)資料
型號： μPD784044(A)
廠商： NEC Corp.
英文描述： 8 Bit Single Chip Microcontrollers(8位單片微控制器)
中文描述： 8位單片機微控制器（8位單片微控制器）
文件頁數(shù)： 373/549頁
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代理商： ΜPD784044(A)
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373
CHAPTER 16 INTERRUPT FUNCTIONS
Table 16-2. Sources of Interrupt Request (2/2)
Interrupt
Control
Register
Name
Macro
Service
Control
Word
Address
Type of
Interrupt
Request
Default
Priority
Interrupt Request
Generating Source
Generating
Unit
Context
Switching
Macro
Service
Vector
Table
Address
Maskable 0 (highest)
INTOV0 (overflow of timer 0)
Timer 0
OVIC0
Possible
Possible
0FE06H
6H
1
INTOV1 (overflow of timer 1)
Timer 1
OVIC1
0FE08H
8H
2
INTOV4 (overflow of timer 4)
Timer 4
OVIC4
0FE0AH
0AH
3
INTP0 (pin input edge detection)
Edge detection
PIC0
0FE0CH
0CH
INTCC00 (TM0-CC00 match signal generation)
Timer 0
4
INTP1 (pin input edge detection)
Edge detection
P1C1
0FE0EH
0EH
INTCC01 (TM0-CC01 match signal generation)
Timer 0
5
INTP2 (pin input edge detection)
Edge detection
PIC2
0FE10H
10H
INTCC002 (TM0-CC02 match signal generation)
Timer 0
6
INTP3 (pin input edge detection)
Edge detection
PIC3
0FE12H
12H
INTCC03 (TM0-CC03 match signal generation)
Timer 0
7
INTP4 (pin input edge detection)
Edge detection
PIC4
0FE14H
14H
8
INTP5 (pin input edge detection)
Edge detection
PIC5
0FE16H
16H
9
INTP6 (pin input edge detection)
Edge detection
PIC6
0FE18H
18H
10
INTCM10 (TM1-CM10 match signal generation)
Timer 1
CMIC10
0FE1AH
1AH
11
INTCM11 (TM1-CM11 match signal generation)
Timer 1
CMIC11
0FE1CH
1CH
12
INTCM20 (TM2-CM20 match signal generation)
Timer/counter 2
CMIC20
0FE1EH
1EH
13
INTCM21 (TM2-CM21 match signal generation)
Timer/counter 2
CMIC21
0FE20H
20H
14
INTCM30 (TM3-CM30 match signal generation)
Timer/counter 3
CMIC30
0FE22H
22H
15
INTCM31 (TM3-CM31 match signal generation)
Timer/counter 3
CMIC31
0FE24H
24H
16
INTCM40 (TM4-CM40 match signal generation)
Timer 4
CMIC40
0FE26H
26H
17
INTCM41 (TM4-CM41 match signal generation)
Timer 4
CMIC41
0FE28H
28H
18
INTSER (UART0 reception error)
Asynchronous
SERIC
0FE2AH
2AH
19
INTSR (UART0 reception end)
serial interface 0
SRIC
0FE2CH
2CH
INTCSI1 (3-wire serial I/O1 transfer end)
3-wire serial I/O1 CSIIC1
20
INTST (UART0 transmission end)
Asynchronous
STIC
0FE2EH
2EH
serial interface 0
21
INTSER2 (UART2 reception error)
Asynchronous
SERIC2
0FE30H
30H
22
INTSR2 (UART2 reception end)
serial interface 2
SRIC2
0FE32H
32H
INTCSI2 (3-wire serial I/O2 transfer end)
3-wire serial I/O2 CSIIC2
23
INTST2 (UART2 transmission end)
Asynchronous
STIC2
0FE34H
34H
serial interface 2
24 (lowest)
INTAD (A/D conversion end)
A/D converter
ADIC
0FE36H
36H
Remarks 1.
Th e default priority is a fixed number. This indicates the order of priority when interrupt requests specified
as having the same priority are generated simultaneously,
The INTSR and INTCSI1 interrupts are generated by the same hardware (they cannot both be used
simultaneously). Therefore, although the same hardware is used for the interrupts, two names are
provided, for use in each of the two modes. The same applies to INTSR2 and INTCSI2.
2.
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