參數(shù)資料
型號(hào)： μPD784044(A)
廠商： NEC Corp.
英文描述： 8 Bit Single Chip Microcontrollers(8位單片微控制器)
中文描述： 8位單片機(jī)微控制器（8位單片微控制器）
文件頁(yè)數(shù)： 407/549頁(yè)
文件大?。?/td> 2123K
代理商： ΜPD784044(A)
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407
CHAPTER 16 INTERRUPT FUNCTIONS
Table 16-6. Interrupts for Which Macro Service Can Be Used
Default
Priority
Interrupt Request Generation Source
Generating Unit
Macro Service Control
Word Address
0 (highest)
INTOV0 (overflow of timer 0)
Timer 0
0FE06H
1
INTOV1 (overflow of timer 1)
Timer 1
0FE08H
2
INTOV4 (overflow of timer 4)
Timer 4
0FE0AH
3
INTP0 (pin input edge detection)
Edge detection
0FE0CH
INTCC00 (TM0-CC00 match signal generation)
Timer 0
4
INTP1 (pin input edge detection)
Edge detection
0FE0EH
INTCC01 (TM0-CC01 match signal generation)
Timer 0
5
INTP2 (pin input edge detection)
Edge detection
0FE10H
INTCC002 (TM0-CC02 match signal generation)
Timer 0
6
INTP3 (pin input edge detection)
Edge detection
0FE12H
INTCC03 (TM0-CC03 match signal generation)
Timer 0
7
INTP4 (pin input edge detection)
Edge detection
0FE14H
8
INTP5 (pin input edge detection)
Edge detection
0FE16H
9
INTP6 (pin input edge detection)
Edge detection
0FE18H
10
INTCM10 (TM1-CM10 match signal generation)
Timer 1
0FE1AH
11
INTCM11 (TM1-CM11 match signal generation)
Timer 1
0FE1CH
12
INTCM20 (TM2-CM20 match signal generation)
Timer/counter 2
0FE1EH
13
INTCM21 (TM2-CM21 match signal generation)
Timer/counter 2
0FE20H
14
INTCM30 (TM3-CM30 match signal generation)
Timer/counter 3
0FE22H
15
INTCM31 (TM3-CM31 match signal generation)
Timer/counter 3
0FE24H
16
INTCM40 (TM4-CM40 match signal generation)
Timer 4
0FE26H
17
INTCM41 (TM4-CM41 match signal generation)
Timer 4
0FE28H
18
INTSER (UART0 reception error)
Asynchronous serial interface 0
0FE2AH
19
INTSR (UART0 reception end)
0FE2CH
INTCSI1 (3-wire serial I/O1 transfer end)
3-wire serial I/O1
20
INTST (UART0 transmission end)
Asynchronous serial interface 0
0FE2EH
21
INTSER2 (UART2 reception error)
Asynchronous serial interface 2
0FE30H
22
INTSR2 (UART2 reception end)
0FE32H
INTCSI2 (3-wire serial I/O2 transfer end)
3-wire serial I/O2
23
INTST2 (UART2 transmission end)
Asynchronous serial interface 2
0FE34H
24 (lowest)
INTAD (A/D conversion end)
A/D converter
0FE36H
Remarks 1.
The default priority is a fixed number. This indicates the order of priority when macro service requests
are generated simultaneously,
The INTSR and INTCSI1 interrupts are generated by the same hardware (they cannot both be used
simultaneously). Therefore, although the same hardware is used for the interrupts, two names are
provided, for use in each of the two modes. The same applies to INTSR2 and INTCSI2.
2.
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