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參數(shù)資料
| 型號(hào)： | μPD98405 |
| 廠商： | NEC Corp. |
| 英文描述： | 155M ATM Integrated SAR Controller(155M ATM SAR集成控制器) |
| 中文描述： | 155M章綜合特區(qū)控制器自動(dòng)柜員機(jī)（155M章自動(dòng)柜員機(jī)特區(qū)集成控制器） |
| 文件頁(yè)數(shù)： | 34/391頁(yè) |
| 文件大?。?/td> | 3644K |
| 代理商： | ΜPD98405 |
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CHAPTER 2 PIN FUNCTIONS
34
(2) PCI bus interface signals (Level of the PCI_MODE pin: High)
The
μ
PD98405 contains a 32/64-bit PCI bus interface. The PCI bus interface can be connected directly to
a PCI bus. The
μ
PD98405 also contains a serial EEPROM interface and expansion ROM interface.
<1>
PCI bus interface signals
(1/3)
Symbol
Pin No.
I/O
I/O level
Function
AD31-AD0
3, 6, 9 - 12,
15 - 17, 34 - 36,
39 - 42, 45, 47,
48, 51 - 54, 57,
58, 295 - 297,
300 - 303
4
18
33
46
I/O
3-state
PCI
Address/Data
AD31 to AD0 constitute a 32-bit multiplexed
address/data bus. When the
μ
PD98405 operates as
the bus master, it drives an address during the first
clock. During subsequent clocks, the
μ
PD98405
transfers data.
Bus Command/Byte Enable
During address phases, the PCBE3_B to PCBE0_B
signals define a bus command (bus transaction to be
generated). During data phases, these signals indicate
whether their corresponding byte lanes contain valid
data. The PCBE3_B pin corresponds to byte 3 (bits 31
to 24); the PCBE0_B pin to byte 0 (bits 7 to 0).
Parity
The PAR signal indicates the even parity across AD31
to AD0 and PCBE3_B to PCBE0_B including the PAR
signal. When the
μ
PD98405 operates as the master,
the PAR signal is activated during the address and write
data phases. When the
μ
PD98405 operates as the
target, the signal is activated during read data phases.
Frame
The FRAME_B signal indicates the start and period of a
bus transaction. This signal becoming active indicates
that a bus transaction has started. While this signal is
active, data is transferred. This signal is deactivated
when the last data of the transaction is to be transferred
in the next data transfer phase.
Target Ready
The TRDY_B signal goes low when the target device is
ready to complete the transaction during the current
data phase. This signal is used together with IRDY_B.
When both the IRDY_B and TRDY_B signals are low,
read/write data transfer is performed.
Initiator Ready
The IRDY_B signal goes low when the initiator is ready
to complete a transaction during the current data phase.
This signal is used together with TRDY_B. When both
the IRDY_B and TRDY_B signals are low, read/write
data transfer is performed. When both FRAME_B and
IRDY_B are deactivated, no bus cycles are executed.
Until both IRDY_B and TRDY_B are activated, wait
cycles are inserted.
PCBE3_B
PCBE2_B
PCBE1_B
PCBE0_B
I/O
3-state
PCI
PAR
30
I/O
3-state
PCI
FRAME_B
21
I/O
Sustained
3-state
PCI
TRDY_B
23
I/O
Sustained
3-state
PCI
IRDY_B
22
I/O
Sustained
3-state
PCI
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PDF描述 |
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