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參數(shù)資料
| 型號(hào)： | μPD98405 |
| 廠商： | NEC Corp. |
| 英文描述： | 155M ATM Integrated SAR Controller(155M ATM SAR集成控制器) |
| 中文描述： | 155M章綜合特區(qū)控制器自動(dòng)柜員機(jī)（155M章自動(dòng)柜員機(jī)特區(qū)集成控制器） |
| 文件頁數(shù)： | 369/391頁 |
| 文件大小： | 3644K |
| 代理商： | ΜPD98405 |
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CHAPTER 8 JTAG BOUNDARY SCAN
369
Figure 8-3. Operation Timing in Controller State
JCK
Enters the state.
Once in the state, operation
starts at the falling edge of
the JCK pin.
Once in the state, operation
starts at the rising edge of the
JCK pin.
Controller state
(1) Test-Logic-Reset
The JTAG boundary scan circuit does not perform any processing for the
μ
PD98405. Therefore, the
circuit does not affect the system logic of the
μ
PD98405. This is because, at initialization, the bypass
instruction is stored into the instruction register and executed. Regardless of the state of the TAP
controller, if the level of the signal being input to the JMS pin is held high while at least five rising edges of
the signal input to the JCK pin are encountered, the Test-Logic-Reset state will be set. The TAP controller
remains in this state for as long as the level of the signal being input to the JMS pin remains high.
The TAP controller must be placed in the Test-Logic-Reset state if, at the rising edge of the signal input to
the JCK pin, a low-level signal is mistakenly input to the JMS pin (such as an external interface alarm). If
the level of the signal input to the JMS pin is held high while the rising edge of the signal input to the JCK
pin is encountered three times, the Test-Logic-Reset state is set again.
The test logic operation performed as a result of the above error does not affect the logic operations of the
μ
PD98405.
Upon leaving the Test-Logic-Reset controller state, the TAP controller enters the Run-Test/Idle state. In
this state, the current instruction is selected and set according to the operation of the bypass register, such
that no processing is performed. Furthermore, the logic operation of the JTAG boundary scan circuit is
deactivated in the Select-DR-Scan state and Select-IR-Scan state.
(2) Run-Test/Idle
The TAP controller assumes this state while scan processing (Select-DR-Scan state and Select-IR-Scan
state) is not being performed. Once the TAP controller has entered Run-Test/Idle state, it remains in this
state for as long as the level of the signal being input to the JMS pin remains low. Upon encountering a
rising edge of the signal being input to the JCK pin, provided the level of the signal being input to the JMS
pin is high, the TAP controller enters the Select-DR-Scan state.
All of the test data registers selected with the current instruction (boundary register, bypass register)
maintain their previous statuses (idle). While the TAP controller is in this state, instruction conversion is
not performed.
相關(guān)PDF資料 |
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