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參數(shù)資料
| 型號： | 20695 |
| 英文描述： | AMD-K6 Processor Multimedia Technology AMD-K6 Processor Data Sheet |
| 中文描述： | 的AMD - K6處理器多媒體技術(shù)的AMD - K6處理器數(shù)據(jù)手冊 |
| 文件頁數(shù)： | 15/346頁 |
| 文件大?。?/td> | 4918K |
| 代理商： | 20695 |
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List of Tables
xv
20695H/0—March 1998
AMD-K6
Processor Data Sheet
Preliminary Information
List of Tables
Part One
AMD-K6 Processor Family
3
Table 1.
Execution Latency and Throughput of Execution
Units . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .18
General-Purpose Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
General-Purpose Register Dword, Word, and Byte
Names . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Segment Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .24
Model-Specific Registers (MSRs) . . . . . . . . . . . . . . . . . . . . . . . . 37
Memory Management Registers. . . . . . . . . . . . . . . . . . . . . . . . . 39
Application Segment Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
System Segment and Gate Types . . . . . . . . . . . . . . . . . . . . . . . . 47
Summary of Exceptions and Interrupts. . . . . . . . . . . . . . . . . . . 48
Integer Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Floating-Point Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
MMX Instructions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Processor-to-Bus Clock Ratios. . . . . . . . . . . . . . . . . . . . . . . . . . . 86
Input Pin Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
Output Pin Float Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
Input/Output Pin Float Conditions. . . . . . . . . . . . . . . . . . . . . . 118
Test Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
Bus Cycle Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
Special Cycles. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
Bus-Cycle Order During Misaligned Transfers . . . . . . . . . . . . 128
A[4:3] Address-Generation Sequence During Bursts . . . . . . . 130
Bus-Cycle Order During Misaligned I/O Transfers . . . . . . . . .135
Interrupt Acknowledge Operation Definition. . . . . . . . . . . . . 156
Encodings For Special Bus Cycles . . . . . . . . . . . . . . . . . . . . . . 158
Output Signal State After RESET . . . . . . . . . . . . . . . . . . . . . . 168
Register State After RESET . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
PWT Signal Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .174
PCD Signal Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
CACHE# Signal Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . 175
Data Cache States for Read and Write Accesses . . . . . . . . . . 182
Cache States for Inquiries, Snoops, Invalidation, and
Replacement. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
Snoop Action. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186
Initial State of Registers in SMM . . . . . . . . . . . . . . . . . . . . . . . 195
SMM State-Save Area Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196
SMM Revision Identifier . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .199
I/O Trap Dword Configuration . . . . . . . . . . . . . . . . . . . . . . . . .200
Table 2.
Table 3.
Table 4.
Table 5.
Table 6.
Table 7.
Table 8.
Table 9.
Table 10.
Table 11.
Table 12.
Table 13.
Table 14.
Table 15.
Table 16.
Table 17.
Table 18.
Table 19.
Table 20.
Table 21.
Table 22.
Table 23.
Table 24.
Table 25.
Table 26.
Table 27.
Table 28.
Table 29.
Table 30.
Table 31.
Table 32.
Table 33.
Table 34.
Table 35.
Table 36.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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