xvi
List of Tables
AMD-K6
Processor Data Sheet
20695H/0—March 1998
Preliminary Information
Table 37.
Table 38.
Table 39.
Table 40.
Table 41.
Table 42.
Table 43.
Table 44.
Table 45.
Table 46.
Table 47.
I/O Trap Restart Slot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201
Boundary Scan Bit Definitions . . . . . . . . . . . . . . . . . . . . . . . . .209
Device Identification Register . . . . . . . . . . . . . . . . . . . . . . . . .210
Supported Tap Instructions. . . . . . . . . . . . . . . . . . . . . . . . . . . . 211
DR7 LEN and RW Definitions . . . . . . . . . . . . . . . . . . . . . . . . .221
Operating Ranges. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233
Absolute Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .233
DC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234
Typical and Maximum Power Dissipation . . . . . . . . . . . . . . . . 235
A[20:3], ADS#, HITM#, and W/R# Strength Selection . . . . . . 237
CLK Switching Characteristics for 66-MHz Bus
Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 242
CLK Switching Characteristics for 60-MHz Bus
Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 242
Output Delay Timings for 66-MHz Bus Operation . . . . . . . . . 244
Input Setup and Hold Timings for 66-MHz Bus
Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246
Output Delay Timings for 60-MHz Bus Operation . . . . . . . . . 248
Input Setup and Hold Timings for 60-MHz Bus
Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
RESET and Configuration Signals (60-MHz and 66-MHz
Operation). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .252
TCK Waveform and TRST# Timing at 25 MHz . . . . . . . . . . . . 253
Test Signal Timing at 25 MHz. . . . . . . . . . . . . . . . . . . . . . . . . . 253
Package Thermal Specification . . . . . . . . . . . . . . . . . . . . . . . . 259
321-Pin Staggered CPGA Package Specification . . . . . . . . . . 271
Valid Ordering Part Number Combinations . . . . . . . . . . . . . .273
Table 48.
Table 49.
Table 50.
Table 51.
Table 52.
Table 53.
Table 54.
Table 55.
Table 56.
Table 57.
Table 58.
Part Two
AMD-K6 Processor Model 7
275
Table 59.
Table 60.
Table 61.
Model-Specific Registers (MSRs) . . . . . . . . . . . . . . . . . . . . . . . 282
Extended Feature Enable Register (EFER) Definition. . . . . 282
SYSCALL/SYSRET Target Address Register (STAR)
Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283
Integer Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283
Output Pin Float Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . 288
Output Signal State After RESET . . . . . . . . . . . . . . . . . . . . . . 291
Register State After RESET . . . . . . . . . . . . . . . . . . . . . . . . . . . 292
Device Identification Register . . . . . . . . . . . . . . . . . . . . . . . . .300
Operating Ranges. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305
Absolute Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .305
DC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306
Typical and Maximum Power Dissipation . . . . . . . . . . . . . . . . 307
Package Thermal Specification . . . . . . . . . . . . . . . . . . . . . . . . 313
Valid Ordering Part Number Combinations . . . . . . . . . . . . . .321
Table 62.
Table 63.
Table 64.
Table 65.
Table 66.
Table 67.
Table 68.
Table 69.
Table 70.
Table 71.
Table 72.