參數(shù)資料
型號(hào)： 37C957FR
廠商： SMSC Corporation
英文描述： ULTRA I/O CONTROLLER FOR PORTABLE APPLICATIONS
中文描述： 超的I / O控制器的便攜式應(yīng)用
文件頁(yè)數(shù)： 161/328頁(yè)
文件大小： 1208K
代理商： 37C957FR
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237
Table 71 - Instruction Table for Serial Bus Control
STA
STO
PRESENT MODE
FUNCTION
OPERATION
1
0
SLV/REC
START
Transmit START+address, remain
MST/TRM if R/W#=0; go to MST/REC if
R/W#=1.
1
0
MST/TRM
REPEAT
START
Same as for SLV/REC
0
1
MST/REC;
MST/TRM
STOP READ;
STOP WRITE
Transmit STOP go to SLV/REC mode;
Note 1
1
MST
DATA
CHAINING
Send STOP, START and address after
last master frame without STOP sent;
Note 2
0
ANY
NOP
No operation; Note 3
Note 1: In master receiver mode, the last byte must be terminated with ACK bit high (‘negative
acknowledge’)
Note 2: If both STA and STO are set high simultaneously in master mode, a STOP condition followed
by a START condition + address will be generated. This allows ‘chaining’ of transmissions without
relinquishing bus control.
Note 3: All other STA and STO mode combinations not mentioned in Table 72 are NOPs.
Bit 0: ACK. This bit must be set normally to logic 1. This causes the ACCESS.bus to send an
acknowledge automatically after each byte (this occurs during the 9th clock pulse) . The bit must be
reset (to logic 0) when the ACCESS.bus controller is operating in master/receiver mode and requires
no further data to be sent from the slave transmitter. This causes a negative acknowledge on the
ACCESS.bus, which halts further transmission from the slave device.
Register S1 Status Section
The read-only section of S1 enables access to ACCESS.bus status information.
Bit 7: PIN (Pending Interrupt Not).
This bit is a status flag which is used to synchronize serial
communication and is set to logic 0 whenever the chip requires servicing.
The PIN bit is
normally
read
in
polled
applications
to
determine
when
an
ACCESS.bus
byte
transmission/reception is completed.
When acting as transmitter, PIN is set to logic 1 (inactive) each time S0 is written. In receiver mode,
the PIN bit is automatically set to logic 1 each time the data register S0 is read.
After transmission or reception of one byte on the ACCESS.bus (9 clock pulses, including
acknowledge) the PIN bit will be automatically reset to logic 0 (active) indicating a complete byte
transmission/reception. When the PIN bit is subsequently set to logic 1 (inactive) all status bits will
be reset to zero on a BER (bus error) condition.
In polled applications, the PIN bit is tested to determine when a serial transmission/reception has
been completed. When the ENI bit (bit 4 of write-only section of register S1) is also set to logic 1 the
hardware interrupt is enabled. In this case, the PI flag also triggers and internal interrupt (active low)
via the nINT output each time PIN is reset to logic 0.
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