參數(shù)資料
型號： 37C957FR
廠商： SMSC Corporation
英文描述： ULTRA I/O CONTROLLER FOR PORTABLE APPLICATIONS
中文描述： 超的I / O控制器的便攜式應(yīng)用
文件頁數(shù)： 4/328頁
文件大?。?/td> 1208K
代理商： 37C957FR
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Bit 5
This bit is the complement of the Data Set Ready (nDSR) input. If bit 4 of the MCR is set to logic "1",
this bit is equivalent to DTR in the MCR.
Bit 6
This bit is the complement of the Ring Indicator (nRI) input. If bit 4 of the MCR is set to logic "1", this
bit is equivalent to OUT1 in the MCR.
Bit 7
This bit is the complement of the Data Carrier Detect (nDCD) input. If bit 4 of the MCR is set to logic
"1", this bit is equivalent to OUT2 in the MCR.
SCRATCHPAD REGISTER (SCR)
Address Offset =7H, DLAB =X, READ/WRITE
This 8 bit read/write register has no effect on the operation of the Serial Port. It is intended as a
scratchpad register to be used by the programmer to hold data temporarily.
PROGRAMMABLE BAUD RATE GENERATOR
(AND DIVISOR LATCHES DLH, DLL)
The Serial Port contains a programmable Baud Rate Generator that is capable of taking any clock
input (DC to 3 MHz) and dividing it by any divisor from 1 to 65535. This output frequency of the Baud
Rate Generator is 16x the Baud rate. Two 8 bit latches store the divisor in 16 bit binary format.
These Divisor Latches must be loaded during initialization in order to insure desired operation of the
Baud Rate Generator.
Upon loading either of the Divisor Latches, a 16 bit Baud counter is
immediately loaded. This prevents long counts on initial load. If a 0 is loaded into the BRG registers
the output divides the clock by the number 3. If a 1 is loaded the output is the inverse of the input
oscillator. If a two is loaded the output is a divide by 2 signal with a 50% duty cycle. If a 3 or greater
is loaded the output is low for 2 bits and high for the remainder of the count. The input clock to the
BRG is the 24 MHz crystal divided by 13, giving a 1.8462 MHz clock.
Table 39 shows the baud rates possible with a 1.8462 MHz crystal.
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PDF描述
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