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參數(shù)資料
| 型號： | 9S12C128DGV1 |
| 英文描述： | MC9S12C Family Device User Guide |
| 中文描述： | MC9S12C家庭設(shè)備用戶指南 |
| 文件頁數(shù)： | 112/136頁 |
| 文件大?。?/td> | 2190K |
| 代理商： | 9S12C128DGV1 |
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Device User Guide — 9S12C128DGV1/D V01.10
112
Figure B-3 Basic PLL functional diagram
The following procedure can be used to calculate the resistance and capacitance values using typical
values for K
1
, f
1
and i
ch
from Table B-12.
The grey boxes show the calculation for f
VCO
= 50MHz and f
ref
= 1MHz. E.g., these frequencies are used
for f
OSC
= 4MHz and a 25MHz bus clock.
The VCO Gain at the desired VCO frequency is approximated by:
f
f
–
(
)
K
1
1V
=
100
–
=
The phase detector relationship is given by:
i
ch
is the current in tracking mode.
The loop bandwidth f
C
should be chosen to fulfill the Gardner’s stability criteria by at least a factor of 10,
typical values are 50.
ζ
= 0.9 ensures a good transient response.
f
osc
1
refdv+1
f
ref
Phase
Detector
VCO
K
V
1
synr+1
f
vco
Loop Divider
K
Φ
1
2
f
cmp
C
s
R
C
p
VDDPLL
XFC Pin
K
V
K
1
e
-----------------------
e
60
–
---------------50
)
100
= -90.48MHz/V
K
Φ
i
ch
–
K
V
=
=
316.7Hz/
f
C
2
ζ
f
ref
------------------------------------------
π
ζ
1
ζ
2
+
+
1
10
------
f
C
f
C
< 25kHz
f
ref
4 10
-------------
ζ
0.9
=
(
)
;
<
→
<
F
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n
.
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