參數(shù)資料
型號(hào): 9S12C128DGV1
英文描述: MC9S12C Family Device User Guide
中文描述: MC9S12C家庭設(shè)備用戶指南
文件頁(yè)數(shù): 27/136頁(yè)
文件大?。?/td> 2190K
代理商: 9S12C128DGV1
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27
1.4 Block Diagram
Figure 1-1 MC9S12C-Family Block Diagram
MSCAN
TXCAN
MISO
RXCAN
16K, 32K, 64K, 96K, 128K Byte Flash
1K, 2K, 4K Byte RAM
SCI
VDDR
VDDX
VSSX
VDDA
VSSA
VRH
VRL
VRH
VRL
ATD
AN2
AN3
AN4
AN5
AN6
AN7
AN0
AN1
PAD3
PAD4
PAD5
PAD6
PAD7
PAD0
PAD1
PAD2
IOC2
IOC3
IOC4
IOC5
IOC6
IOC7
IOC0
IOC1
PT3
PT4
PT5
PT6
PT7
PT0
PT1
PT2
RXD
TXD
SCK
PS3
PS0
PS1
PS2
SS
SPI
P
P
D
P
D
Voltage Regulator
VDD1
VSS1
PWM
Module
Signals shown in
Bold
are not available on the 52 or 48 Pin Package
Signals shown in
Bold Italic
are available in the 52, but not the 48 Pin Package
D
VDDA
VSSA
Timer
Module
VSSR
RESET
EXTAL
XTAL
BKGD
R/W
LSTRB/TAGLO
ECLK
MODA/IPIPE0
MODB/IPIPE1
NOACC/XCLKS
XIRQ
IRQ
System
Integration
Module
(SIM)
HCS12
CPU
Periodic Interrupt
COP Watchdog
Clock Monitor
Background
Debug12 Module
PLL
VSSPLL
XFC
VDDPLL
Multiplexed Address/Data Bus
Multiplexed
Wide Bus
P
P
P
A
P
P
P
P
P
TEST/VPP
A
A
A
A
A
A
A
D
D
D
D
D
D
D
D
P
P
P
P
P
P
P
P
A
A
A
A
A
A
A
A
D
D
D
D
D
D
D
D
PE3
PE4
PE5
PE6
PE7
PE0
PE1
PE2
DDRA
DDRB
PTA
PTB
D
P
Clock and
Reset
Generation
Module
VDD2
VSS2
PM3
PM4
PM5
PM0
PM1
PM2
P
D
PW2
PW3
PW4
PW5
PW0
PW1
PP3
PP4
PP5
PP6
PP7
PP0
PP1
PP2
P
D
PJ6
PJ7
P
D
VDD1,2
VSS1,2
VDDX
VSSX
Internal Logic 2.5V
VDDPLL
VSSPLL
PLL 2.5V
I/O Driver 5V
VDDA
VSSA
A/D Converter 5V
VDDR
VSSR
Voltage Regulator 5V & I/O
VRL is bonded internally to VSSA
for 52 and 48 Pin packages
MOSI
MUX
K
K
MODC
MSCAN is not available on the
9S12GC Family Members
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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PDF描述
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9S12DJ64-ZIP_PART2 MC9S12DJ64 Users Guides. zip format. part 2
9S12DP256BDGV2 9S12Dx256B Device Guide. also covers C derivatives and 9S12Ax256 devices
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