- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄360656 > 9S12E128DGV1 (Motorola, Inc.) MC9S12E-Family Device User Guide V01.04 PDF資料下載
參數(shù)資料
| 型號： | 9S12E128DGV1 |
| 廠商： | Motorola, Inc. |
| 英文描述： | MC9S12E-Family Device User Guide V01.04 |
| 中文描述： | MC9S12E -系列設(shè)備的用戶手冊V01.04 |
| 文件頁數(shù)： | 125/156頁 |
| 文件大?。?/td> | 3077K |
| 代理商： | 9S12E128DGV1 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁當前第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁
125
The loop bandwidth f
C
should be chosen to fulfill the Gardner’s stability criteria by at least a factor of 10,
typical values are 50.
ζ
= 0.9 ensures a good transient response.
And finally the frequency relationship is defined as
With the above values the resistance can be calculated. The example is shown for a loop bandwidth
f
C
=10kHz:
2
π
n f
K
Φ
The capacitance C
s
can now be calculated as:
The capacitance C
p
should be chosen in the range of:
B.4.3.2 Jitter Information
The basic functionality of the PLL is shown in
Figure B-2
. With each transition of the clock f
cmp
, the
deviation from the reference clock f
ref
is measured and input voltage to the VCO is adjusted
accordingly.The adjustment is done continuously with no abrupt changes in the clock output frequency.
Noise, voltage, temperature and other factors cause slight variations in the control loop resulting in a clock
jitter. This jitter affects the real minimum and maximum clock periods as illustrated in
Figure B-3
.
NOTE:
This section is under construction
The basic functionality of the PLL is shown in
Figure B-2
. With each transition of the clock f
cmp
, the
deviation from the reference clock f
ref
is measured and input voltage to the VCO is adjusted
f
C
2
ζ
f
------------------------------------------
π
ζ
1
ζ
2
+
+
1
10
------
f
C
f
C
< 25kHz
f
4 10
-------------
ζ
0.9
=
(
)
;
<
→
T
<
n
f
f
ref
-------------
2
synr
1
+
(
)
=
=
= 50
R
----------------------------
=
=
2*
π
*50*10kHz/(316.7Hz/
)
=9.9k
=~10k
C
s
2
ζ
2
π
f
C
R
---------------------
0.516
f
C
R
--------------
ζ
0.9
=
(
)
;
≈
=
= 5.19nF =~ 4.7nF
C
s
20
C
p
C
s
10
≤
≤
C
p
= 470pF
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
|---|---|
| 9S12H128 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:16-bit Microcontroller |
| 9S12H256 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:16-bit Microcontroller |
| 9S12H256BDGV1 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:9S12H256B Device Guide |
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| 9S12HZ128 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:16-bit Microcontroller |
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