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參數(shù)資料
| 型號(hào)： | A42MX16-3VQ100A |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | 40MX and 42MX FPGA Families |
| 中文描述： | 40MX和42MX FPGA系列 |
| 文件頁(yè)數(shù)： | 72/120頁(yè) |
| 文件大小： | 854K |
| 代理商： | A42MX16-3VQ100A |
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55
4958B–AUTO–11/10
Atmel ATA6285/ATA6286 [Preliminary]
3.12.2
Ports as General Digital I/O
The ports are bi-directional I/O ports with optional internal pull-ups. Figure 3-22 shows a func-
tional description of one I/O-port pin, here generically called Pxn.
Figure 3-22. General Digital I/O(1)
WRx, WPx, WDx, RRx, RPx, and RDx are common to all pins within the same port. CLK
I/O,
SLEEP, and PUD are common to all ports.
3.12.2.1
Configuring the Pin
Each port pin consists of three register bits: DDxn, PORTxn, and PINxn. As shown in Section
3.12.4 “Register Description for I/O Ports” on page 67, the DDxn bits are accessed at the DDRx
I/O address, the PORTxn bits at the PORTx I/O address, and the PINxn bits at the PINx I/O
address.
The DDxn bit in the DDRx Register selects the direction of this pin. If DDxn is written logic one,
Pxn is configured as an output pin. If DDxn is written logic zero, Pxn is configured as an input
pin.
D
0
1
Q
WRx
RRx
WPx
Pnx
CLR
RESET
Synchronizer
D
ATA
B
U
S
PORTxn
Q
L
D
Q
D
Q
PINxn
RESET
RPx
PULLUP DISABLE
WDx:
WRITE DDRx
PUD:
I/O CLOCK
WRx:
WRITE PORTx
WPx:
WRITE PINx
RPx:
READ PINx
RRx:
READ PORTx
SLEEP CONTROL
RDx:
READ DDRx
SLEEP:
RDx
CLK
I/O
CLK:
I/O
SLEEP
PUD
WDx
D
Q
CLR
DDxn
Q
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| A42MX16-3VQ100B | 40MX and 42MX FPGA Families |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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