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參數(shù)資料
| 型號： | AD9522-5BCPZ-REEL7 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 31/76頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK GEN 2.4GHZ 64LFCSP |
| 標(biāo)準(zhǔn)包裝： | 750 |
| 類型： | 時鐘發(fā)生器，扇出配送 |
| PLL： | 是 |
| 輸入： | CMOS，LVDS，LVPECL |
| 輸出： | CMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:12，2:24 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 2.4GHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 64-LFCSP-VQ（9x9） |
| 包裝： | 帶卷 (TR) |
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AD9522-5
Rev. 0 | Page 37 of 76
DIVIDE BY 1,
2, 3, 4, 5, OR 6
EXTERNAL VCXO
CLK/CLK
R
DIVIDER
R
DELAY
N
DIVIDER
N
DELAY
PFD
CP
MUX1
REG 0x01E[1] = 1
0
1
REFIN/
REFIN
INTERNAL ZERO DELAY CLOCK FEEDBACK PATH
CHANNEL DIVIDER 0
CHANNEL DIVIDER 1
CHANNEL DIVIDER 2
CHANNEL DIVIDER 3
OUT0 TO OUT2
OUT3 TO OUT5
OUT6 TO OUT8
OUT9 TO OUT11
AD9522-5
07
24
0-
05
3
LOOP
FILTER
Figure 36. Zero Delay Function
ZERO DELAY OPERATION
Because the channel dividers are synchronized to each other,
the outputs of the channel dividers are synchronous with the
reference input. Both the R delay and the N delay inside the
PLL can be programmed to compensate for the propagation
delay from the output drivers and PLL components to minimize
the phase offset between the clock output and the reference
input to achieve zero delay.
Zero delay operation aligns the phase of the output clocks with
the phase of the external PLL reference input.
The zero delay function of the AD9522-5 is achieved by feeding
the output of Channel Divider 0 back to the PLL N divider. In
Figure 36, the change in signal routing for zero delay mode is
shown in blue.
Set Register 0x01E[1] = 1b to select the zero delay mode. In the
zero delay mode, the output of Channel Divider 0 is routed back to
the PLL (N divider) through MUX1 (feedback path shown in blue
in Figure 36). The PLL synchronizes the phase/edge of the output
of Channel Divider 0 with the phase/edge of the reference input.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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