參數(shù)資料
型號(hào)： ADSP-21065LKCAZ240
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 13/44頁(yè)
文件大?。?/td> 0K
描述： IC DSP CTLR 32BIT 196CSPBGA
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類型： 浮點(diǎn)
接口： 主機(jī)接口，串行端口
時(shí)鐘速率： 60MHz
非易失內(nèi)存： 外部
芯片上RAM： 64kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： 0°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 196-BGA，CSPBGA
供應(yīng)商設(shè)備封裝： 196-CSPBGA（15x15）
包裝： 托盤
REV. C
ADSP-21065L
–20–
Synchronous Read/Write—Bus Slave
Use these specifications for ADSP-21065L bus master accesses of a slave’s IOP registers or internal memory (in multiprocessor
memory space). The bus master must meet these (bus slave) timing requirements.
Parameter
Min
Max
Unit
Timing Requirements:
tSADRI
Address,
SW Setup Before CLKIN
24.5 + 25 DT
ns
tHADRI
Address,
SW Hold Before CLKIN
4.0 + 8 DT
ns
tSRWLI
RD/WR Low Setup Before CLKIN1
21.0 + 21 DT
ns
tHRWLI
RD/WR Low Hold After CLKIN
–2.50 – 5 DT
7.5 + 7 DT
ns
tRWHPI
RD/WR Pulse High
2.5
ns
tSDATWH
Data Setup Before
WR High
4.5
ns
tHDATWH
Data Hold After
WR High
0.0
ns
Switching Characteristics:
tSDDATO
Data Delay After CLKIN
31.75 + 21 DT
ns
tDATTR
Data Disable After CLKIN
2
1.0 – 2 DT
7.0 – 2 DT
ns
tDACK
ACK Delay After CLKIN
29.5 + 20 DT
ns
tACKTR
ACK Disable After CLKIN
2
1.0 – 2 DT
6.0 – 2 DT
ns
NOTES
1t
SRWLI is specified when Multiprocessor Memory Space Wait State (MMSWS bit in WAIT register ) is disabled; when MMSWS is enabled, tSRWLI (min) = 17.5 + 18 DT.
2See System Hold Time Calculation under Test Conditions for calculation of hold times given capacitive and dc loads.
For two ADSP-21065Ls to communicate synchronously as master and slave, certain master and slave specification combinations
must be satisfied. Do not compare specification values directly to calculate master/slave clock skew margins for those specifications
listed below. The following table shows the appropriate clock skew margin.
Table IV. Bus Master to Slave Skew Margins
Master Specification
Slave Specification
Skew Margin
tSSDATI
tSDDATO
tCK = 33.3 ns
+ 2.25 ns
tCK = 30.0 ns
+ 1.50 ns
tSACKC
tDACK
tCK = 33.3 ns
+ 3.00 ns
tCK = 30.0 ns
+ 2.25 ns
tDADRO
tSADRI
tCK = 33.3 ns
N/A
tCK = 30.0 ns
+ 2.75 ns
tDRWL (Max)
tSRWLI
tCK = 33.3 ns
+ 1.50 ns
tCK = 30.0 ns
+ 1.25 ns
tDRDO (Max)
tHRWLI (Max)
tCK = 33.3 ns
N/A
tCK = 30.0 ns
3.00 ns
tDWRO (Max)
tHRWLI (Max)
tCK = 33.3 ns
N/A
tCK = 30.0 ns
3.75 ns
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