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參數(shù)資料
| 型號： | ADSP-21065LKCAZ240 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 26/44頁 |
| 文件大小： | 0K |
| 描述： | IC DSP CTLR 32BIT 196CSPBGA |
| 產品培訓模塊： | SHARC Processor Overview |
| 標準包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | 主機接口，串行端口 |
| 時鐘速率： | 60MHz |
| 非易失內存： | 外部 |
| 芯片上RAM： | 64kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 3.30V |
| 工作溫度： | 0°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 196-BGA，CSPBGA |
| 供應商設備封裝： | 196-CSPBGA（15x15） |
| 包裝： | 托盤 |
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REV. C
ADSP-21065L
–32–
Serial Ports
Parameter
Min
Max
Unit
External Clock
Timing Requirements:
tSFSE
TFS/RFS Setup Before TCLK/RCLK
1
4.0
ns
tHFSE
TFS/RFS Hold After TCLK/RCLK
1
4.0
ns
tSDRE
Receive Data Setup Before RCLK
1
1.5
ns
tHDRE
Receive Data Hold After RCLK
1
4.0
ns
tSCLKW
TCLK/RCLK Width
9.0
ns
tSCLK
TCLK/RCLK Period
tCK
ns
Internal Clock
Timing Requirements:
tSFSI
TFS Setup Before TCLK
2; RFS Setup Before RCLK1
8.0
ns
tHFSI
TFS/RFS Hold After TCLK/RCLK
1
1.0
ns
tSDRI
Receive Data Setup Before RCLK
1
3.0
ns
tHDRI
Receive Data Hold After RCLK
1
3.0
ns
External or Internal Clock
Switching Characteristics:
tDFSE
RFS Delay After RCLK (Internally Generated RFS)
2
13.0
ns
tHOFSE
RFS Hold After RCLK (Internally Generated RFS)
2
3.0
ns
External Clock
Switching Characteristics:
tDFSE
TFS Delay After TCLK (Internally Generated TFS)
2
13.0
ns
tHOFSE
TFS Hold After TCLK (Internally Generated TFS)
2
3.0
ns
tDDTE
Transmit Data Delay After TCLK
2
12.5
ns
tHDTE
Transmit Data Hold After TCLK
2
4.0
ns
Internal Clock
Switching Characteristics:
tDFSI
TFS Delay After TCLK (Internally Generated TFS)
2
4.5
ns
tHOFSI
TFS Hold After TCLK (Internally Generated TFS)
2
–1.5
ns
tDDTI
Transmit Data Delay After TCLK
2
7.5
ns
tHDTI
Transmit Data Hold After TCLK
2
0.0
ns
tSCLKIW
TCLK/RCLK Width
(tSCLK/2) – 2.5
(tSCLK/2) + 2.5
ns
Enable and Three-State
Switching Characteristics:
tDTENE
Data Enable from External TCLK
2
5.0
ns
tDDTTE
Data Disable from External RCLK
2
10.0
ns
tDTENI
Data Enable from Internal TCLK
2
0.0
ns
tDDTTI
Data Disable from Internal TCLK
2
3.0
ns
tDCLK
TCLK/RCLK Delay from CLKIN
18.0 + 6 DT
ns
tDPTR
SPORT Disable After CLKIN
14.0
ns
External Late Frame Sync
tDDTLFSE
Data Delay from Late External TFS or External RFS
with MCE = 1, MFD = 0
3, 4
10.5
ns
tDTENLFSE
Data Enable from late FS or MCE = 1, MFD = 0
3, 4
3.5
ns
tDDTLSCK
Data Delay from TCLK/RCLK for Late External
TFS or External RFS with MCE = 1, MFD = 0
3, 4
12.0
ns
tDTENLSCK
Data Enable from RCLK/TCLK for Late External FS or
MCE = 1, MFD = 0
3, 4
4.5
ns
NOTES
To determine whether communication is possible between two devices at clock speed n, the following specifications must be confirmed: 1) frame sync delay and frame
sync setup-and-hold, 2) data delay and data setup-and-hold, and 3) SCLK width.
1Referenced to sample edge.
2Referenced to drive edge.
3MCE = 1, TFS enable and TFS valid follow t
DDTENFS and tDDTLFSE.
4If external RFS/TFS setup to RCLK/TCLK > t
SCLK/2 then tDDTLSCK and tDTENLSCK apply; otherwise tDDTLFSE and tDTENLFS apply.
*Word selected timing for I
2S mode is the same as TFS/RFS timing (normal framing only).
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PDF描述 |
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