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參數(shù)資料
| 型號： | AM79C940 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | Media Access Controller for Ethernet (MACE) |
| 中文描述： | 媒體訪問控制器（MACE發(fā)生以太網(wǎng)） |
| 文件頁數(shù)： | 92/122頁 |
| 文件大?。?/td> | 914K |
| 代理商： | AM79C940 |
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AMD
92
Am79C940
AC CHARACTERISTICS
Parameter
No.
Symbol
Clock and Reset Timing
1
t
SCLK
2
t
SCLKL
3
t
SCLKH
4
t
SCLKR
5
t
SCLKF
6
t
RST
7
t
BT
Internal MENDEC Clock Timing
9
t
X1
11
t
X1H
12
t
X1L
13
t
X1R
14
t
X1F
BIU Timing (Note 1)
31
t
ADDS
32
t
ADDH
33
t
SLVS
34
t
SLVH
35
t
DATD
36
t
DATH
37
t
DTVD
38
t
DTVH
39
t
EOFD
40
t
EOFH
41
t
CSIS
42
t
EOFS
43
t
EOFH
44
t
RDTD
45
t
RDTH
46
t
TDTD
47
t
TDTH
48
t
DATS
49
t
DATIH
50
t
DATE
51
t
DATD
Notes
:
1. The following BIU timing assumes that EDSEL = 1. Therefore, these parameters are specified with respect to the falling edge
of SCLK (SCLK
↓
). If EDSEL = 0, the same parameters apply but should be referenced to the rising edge of SCLK (SCLK
↑
).
2. Tested with C
L
set at 100 pF and derated to support the Indicated distributed capacitive Load. See the BIU output valid delay
vs. Load Chart.
3. Guaranteed by design—not tested.
4. t
DATD
is defined as the time required for outputs to turn high impedence and is not referred to as output voltage lead.
Parameter Description
Test Conditions
Min (ns)
Max (ns)
SCLK period
SCLK LOW pulse width
SCLK HIGH pulse width
SCLK rise time
SCLK fall time
RESET
pulse width
Network Bit Time (BT)
=2*tX1 or tSTDC)
40
1000
0.6*t
SCLK
0.6*t
SCLK
5
5
0.4*t
SCLK
0.4*t
SCLK
15*t
SCLK
99
101
XTAL1 period
XTAL1 HIGH pulse width
XTAL1 LOW pulse width
XTAL1 rise time
XTAL1 fall time
49.995
20
20
50.005
5
5
Address valid setup to SCLK
↓
Address valid hold after SCLK
↓
CS
or
FDS
and
TC
,
BE
1–0,
R/
W
setup to SCLK
↓
CS
or
FDS
and
TC
,
BE
1–0,
R/
W
hold after SCLK
↓
Data out valid delay from SCLK
↓
Data out valid hold after SCLK
↓
DTV
valid delay from SCLK
↓
DTV
valid hold after SCLK
↓
EOF
valid delay from SCLK
↓
EOF
output valid hold after SCLK
↓
CS
inactive prior to SCLK
↓
EOF
input valid setup to SCLK
↓
EOF
input valid hold after SCLK
↓
RDTREQ
valid delay from SCLK
↓
RDTREQ
valid hold after SCLK
↓
TDTREQ
valid delay from SCLK
↓
TDTREQ
valid hold after SCLK
↓
Data in valid setup to SCLK
↓
Data in valid setup after SCLK
↓
Data output enable delay from
SCLK
↓
(Note 3)
Data output disable delay from
SCLK
↓
(Notes 3, 4)
9
2
9
2
C
L
= 100 pF (Note 2)
32
6
C
L
= 100 pF (Note 2)
32
6
C
L
= 100 pF (Note 2)
32
6
9
9
2
C
L
= 100 pF (Note 2)
32
6
C
L
= 100 pF (Note 2)
32
6
9
2
0
25
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AM79C940JCW | Media Access Controller for Ethernet (MACE) |
| AM79C940KCW | Media Access Controller for Ethernet (MACE) |
| AM79C960 | PCnetTM-ISA Single-Chip Ethernet Controller |
| AM79C960KC | PCnetTM-ISA Single-Chip Ethernet Controller |
| AM79C960KCW | PCnetTM-ISA Single-Chip Ethernet Controller |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AM79C940_00 | 制造商:AMD 制造商全稱:Advanced Micro Devices 功能描述:Media Access Controller for Ethernet (MACE⑩) |
| AM79C940-16/25 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述: |
| AM79C940-16JC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:LAN Node Controller |
| AM79C940-25JC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:LAN Node Controller |
| AM79C940AVC | 制造商:AMD 功能描述:79C940 AMD'94 SMT N6E2A |
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