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參數(shù)資料
| 型號： | AT85C51SND3B1-RTTUL |
| 廠商： | Atmel |
| 文件頁數(shù)： | 38/119頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DECODER/ENCODER DGTL 100-LQFP |
| 標準包裝： | 90 |
| 類型： | 音頻編碼器/解碼器 |
| 應(yīng)用： | 移動電話，手機，視頻顯示器 |
| 電壓 - 電源，數(shù)字： | 1.65 V ~ 3.6 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP |
| 供應(yīng)商設(shè)備封裝： | 100-LQFP（14x14） |
| 包裝： | 托盤 |
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AT85C51SND3B
7632D–MP3–01/07
Figure 13. Reset Circuitry and Power-On Reset
Cold Reset
2 conditions are required before enabling a CPU start-up:
VDD must reach the specified VDD range
The level on X1 input pin must be outside the specification (VIH, VIL)
If one of these 2 conditions are not met, the microcontroller does not start correctly and
can execute an instruction fetch from anywhere in the program space. An active level
applied on the RST pin must be asserted till both of the above conditions are met. A
reset is active when the level VIL is reached and when the pulse width covers the period
of time where VDD and the oscillator are not stabilized. 2 parameters have to be taken
into account to determine the reset pulse width:
VDD rise time,
Oscillator startup time.
To determine the capacitor value to implement, the highest value of these 2 parameters
has to be chosen.
Warm Reset
To achieve a valid reset, the reset signal must be maintained for at least 2 machine
cycles (24 oscillator clock periods) while the oscillator is running. The number of clock
periods is mode independent (X2 or X1).
Watchdog Timer Reset
As detailed in Section “Watchdog Timer”, page 75, the WDT generates a 96-clock
period pulse on the RST pin. In order to properly propagate this pulse to the rest of the
application in case of external capacitor or power-supply supervisor circuit, a 1 k resis-
tor must be added as shown in Figure 14.
Figure 14. Reset Circuitry for WDT Reset-out Usage
Power Fail Detector
The Power Fail Detector (PFD) ensures that whole product is in reset when internal volt-
age is out of its limits specification. PFD limits are detailed in the Section “DC
Characteristics”, page 242.
RST
RRST
IOVDD
N
IOVSS
To CPU Core
and Peripherals
RST
IOVSS
+
Power-on Reset
RST input circuitry
From Internal
Reset Source
RRST
RST
IOVDD
To CPU Core
and Peripherals
IOVSS
+
N
IOVSS
From WDT
Reset Source
1K
To Other
On-board
Circuitry
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