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參數(shù)資料
| 型號： | AT85C51SND3B1-RTTUL |
| 廠商： | Atmel |
| 文件頁數(shù)： | 44/119頁 |
| 文件大小： | 0K |
| 描述： | IC DECODER/ENCODER DGTL 100-LQFP |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 類型： | 音頻編碼器/解碼器 |
| 應(yīng)用： | 移動電話，手機(jī)，視頻顯示器 |
| 電壓 - 電源，數(shù)字： | 1.65 V ~ 3.6 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP |
| 供應(yīng)商設(shè)備封裝： | 100-LQFP（14x14） |
| 包裝： | 托盤 |
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30
AT85C51SND3B
7632D–MP3–01/07
Figure 18. PLL Block Diagram and Symbol
Table 24. PLL Reverse Clock Selection
PLL Programming
The PLL is programmed depending on the oscillator clock frequency. In order to mini-
programming values and reverse frequency depending on some oscillator frequency.
Table 25. PLL Programming Values versus Input Frequency
System Clock Generator
In order to increase the system computation throughput, it is possible to switch the sys-
tem clock to higher value when PLL is enabled. System clock generator block diagram
is shown in Figure 19 and is based on a frequency selector controlled by SYSCKS1:0
The CPU clock can be disabled by entering the idle reduction mode as detailed in the
Section “Power Management”, page 19.
Note:
In order to prevent any incorrect operation while dynamically switching the system fre-
quency, user must be aware that all peripherals using the peripheral clock as time
reference (timers, etc…) will have their time reference modified by this frequency
change.
PLLCKS1:0
Clock Selection (FREV)
00
12 MHz (default)
01
16 MHz
10
20 MHz
11
12 MHz
÷ (PLLR + 1)
PLLCKS1:0
CKSEL.4:3
PLLN3:0
PLLCLK.3:0
PLL Clock Symbol
Up
Down
CHP
N Divider
VCO
PLL
CLOCK
480 MHz
00
01
10
11
PLLR3:0
PLLCLK.7:4
R Divider
Primary
Divider
12 MHz
16 MHz
20 MHz
PFLD
F
REV
FOSC (MHz)
PLLCKS1:0
PLLN3:0 / N
PLLR3:0 / R
FREV (MHz)
12
00
0000
XXXX
12
13
11
1100 / 13
1011 / 12
1
16
01
0000
XXXX
16
19.2
11
0111 / 8
0100 / 5
2.4
19.5
11
1100 / 13
0111 / 8
1.5
20
10
0000
XXXX
20
24
00
0001 / 2
XXXX
12
26
11
1100 / 13
0101 / 6
2
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參數(shù)描述 |
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