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參數(shù)資料
| 型號： | ATMEGA103-6AI |
| 廠商： | Atmel |
| 文件頁數(shù)： | 52/141頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 128K 6MHZ A/D IT 64TQFP |
| 產(chǎn)品培訓(xùn)模塊： | megaAVR Introduction |
| 標(biāo)準包裝： | 90 |
| 系列： | AVR® ATmega |
| 核心處理器： | AVR |
| 芯體尺寸： | 8-位 |
| 速度： | 6MHz |
| 連通性： | SPI，UART/USART |
| 外圍設(shè)備： | POR，PWM，WDT |
| 輸入/輸出數(shù)： | 32 |
| 程序存儲器容量： | 128KB（64K x 16） |
| 程序存儲器類型： | 閃存 |
| EEPROM 大?。?/td> | 4K x 8 |
| RAM 容量： | 4K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 4 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 8x10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 64-TQFP |
| 包裝： | 托盤 |
| 配用： | ATSTK501-ND - ADAPTER KIT FOR 64PIN AVR MCU |
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18
ATmega103(L)
0945I–AVR–02/07
The internal Data SRAM access is performed in two System Clock cycles as described
in Figure 22.
Figure 22. On-chip Data SRAM Access Cycles
See “Interface to External SRAM” on page 84. for a description of the access to the
external SRAM.
I/O Memory
The I/O space definition of the ATmega103(L) is shown in Table 2.
System Clock
WR
RD
Data
Address
T1
T2
T3
T4
Prev. Address
Read
Write
Table 2. ATmega103(L) I/O Space
I/O Address (SRAM
Address)
Name
Function
$3F ($5F)
SREG
Status REGister
$3E ($5E)
SPH
Stack Pointer High
$3D ($5D)
SPL
Stack Pointer Low
$3C ($5C)
XDIV
XTAL Divide Control Register
$3B ($5B)
RAMPZ
RAM Page Z Select Register
$3A ($5A)
EICR
External Interrupt Control Register
$39 ($59)
EIMSK
External Interrupt MaSK Register
$38 ($58)
EIFR
External Interrupt Flag Register
$37 ($57)
TIMSK
Timer/Counter Interrupt MaSK Register
$36 ($56)
TIFR
Timer/Counter Interrupt Flag Register
$35 ($55)
MCUCR
MCU General Control Register
$34 ($54)
MCUSR
MCU Status Register
$33 ($53)
TCCR0
Timer/Counter0 Control Register
$32 ($52)
TCNT0
Timer/Counter0 (8-bit)
$31 ($51)
OCR0
Timer/Counter0 Output Compare Register
$30 ($50)
ASSR
Asynchronous Mode Status Register
$2F ($4F)
TCCR1A
Timer/Counter1 Control Register A
$2E ($4E)
TCCR1B
Timer/Counter1 Control Register B
相關(guān)PDF資料 |
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參數(shù)描述 |
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