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參數(shù)資料
| 型號： | ATMEGA103-6AI |
| 廠商： | Atmel |
| 文件頁數(shù)： | 66/141頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 128K 6MHZ A/D IT 64TQFP |
| 產(chǎn)品培訓(xùn)模塊： | megaAVR Introduction |
| 標準包裝： | 90 |
| 系列： | AVR® ATmega |
| 核心處理器： | AVR |
| 芯體尺寸： | 8-位 |
| 速度： | 6MHz |
| 連通性： | SPI，UART/USART |
| 外圍設(shè)備： | POR，PWM，WDT |
| 輸入/輸出數(shù)： | 32 |
| 程序存儲器容量： | 128KB（64K x 16） |
| 程序存儲器類型： | 閃存 |
| EEPROM 大?。?/td> | 4K x 8 |
| RAM 容量： | 4K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 4 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 8x10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 64-TQFP |
| 包裝： | 托盤 |
| 配用： | ATSTK501-ND - ADAPTER KIT FOR 64PIN AVR MCU |
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ATmega103(L)
0945I–AVR–02/07
an external or Watchdog reset occurs, the source of reset can be found by using the fol-
lowing truth table, Table 8.
Interrupt Handling
The ATmega103(L) has two dedicated 8-bit Interrupt Mask Control Registers; EIMSK
(External Interrupt Mask Register) and TIMSK (Timer/Counter Interrupt Mask Register).
In addition, other enable and mask bits can be found in the peripheral control registers.
When an interrupt occurs, the Global Interrupt Enable I-bit is cleared (zero) and all inter-
rupts are disabled. The user software can set (one) the I-bit to enable nested interrupts.
The I-bit is set (one) when a Return from Interrupt instruction (RETI) is executed.
When the Program Counter is vectored to the actual Interrupt Vector in order to execute
the interrupt handling routine, hardware clears the corresponding flag that generated the
interrupt. Some of the Interrupt Flags can also be cleared by writing a logical “1” to the
flag bit position(s) to be cleared.
If an interrupt condition occurs when the corresponding interrupt enable bit is cleared
(zero), the Interrupt Flag will be set and remembered until the interrupt is enabled or the
flag is cleared by software.
If one or more interrupt conditions occur when the Global Interrupt Enable bit is cleared
(zero), the corresponding Interrupt Flag(s) will be set and remembered until the Global
Interrupt Enable bit is set (one), and will be executed by order of priority.
Note that external level interrupt does not have a flag and will only be remembered for
as long as the interrupt condition is active.
Note that the Status Register is not automatically stored when entering an interrupt rou-
tine or restored when returning from an interrupt routine. This must be handled by
software.
External Interrupt Mask
Register – EIMSK
Bits 7..4 – INT7 - INT4: External Interrupt Request 7 - 4 Enable
When an INT7 - INT4 bit is set (one) and the I-bit in the Status Register (SREG) is set
(one), the corresponding external pin interrupt is enabled. The Interrupt Sense Control
bits in the External Interrupt Control Register (EICR) define whether the external inter-
rupt is activated on rising or falling edge or is level-sensed. Activity on any of these pins
will trigger an interrupt request even if the pin is enabled as an output. This provides a
way of generating a software interrupt.
Table 8. Reset Source Identification
Reset Source
EXTRF
PORF
Watchdog Reset
0
Power-on Reset
0
1
External Reset
1
0
Power-on Reset
1
Bit
7
6
5
4
3
2
1
0
$39 ($59)
INT7
INT6
INT5
INT4
INT3
INT2
INT1
INT0
EIMSK
Read/Write
R/W
Initial Value
0
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PDF描述 |
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