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參數(shù)資料
| 型號： | D950-CORE |
| 廠商： | 意法半導體 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-Bit Fixed Point Digital Signal Processor DSP Core |
| 中文描述： | 16位定點數(shù)字信號處理器DSP核 |
| 文件頁數(shù)： | 7/89頁 |
| 文件大小： | 560K |
| 代理商： | D950-CORE |
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D950-Core
Table 2.2
PROGRAM BUS (35 PINS)
Table 2.3
BUS CONTROL (3 PINS)
Table 2.4
GENERAL PURPOSE P-PORT (9 PINS)
Table 2.5
CLOCK (4 PINS)
Pin Name
ID0-ID15
Type
I/O
Description
Instruction data bus.
Hi-Z during cycles with no I-bus exchange.
Instruction address bus.
Hi-Z when in Hold.
I-bus read strobe. Active low.
Hi-Z when in Hold.
I-bus write strobe. Active low.
Hi-Z when in Hold.
I-bus strobe. Active low.
Hi-Z in Hold.
Asserted low at the beginning of a valid I-bus cycle.
IA0-IA15
O
IRD
O
IWR
O
IBS
O
Pin Name
DTACK
Type
I
Description
Data transfer acknowledge. Active low.
Sampled on CLKIN rising edge.
Controls bus cycle extension by insertion of wait-states.
Hold bus request signal. Active low.
Asserted by a peripheral (DMA controller) requiring bus mastership. Halts
program execution and tri-states buses.
Hold Acknowledge output. Active low. Indicates that all buses are in Hi-Z.
HOLD
I
HOLDACK
O
Pin Name
P0-P7
Type
I/O
Description
8-bit bidirectional parallel port. Each pin can be individually programmed as
input or output and as level or falling edge sensitive input conditions for test
by branch and conditional instructions.
Direction of Port
P_EN
O
Pin Name
Type
Description
CLKIN
I
Clock input.
CLK_EMU
I
Emulation Clock input
DMA_CLK
O
DMA Clock output
BSU_CLK
O
BSU Clock output
3
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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