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參數資料
| 型號： | DS2153Q-A7+T&R |
| 廠商： | Maxim Integrated Products |
| 文件頁數： | 33/60頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC TXRX E1 1-CHIP 5V 44-PLCC |
| 產品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 500 |
| 功能： | 單芯片收發(fā)器 |
| 接口： | E1 |
| 電路數： | 1 |
| 電源電壓： | 4.75 V ~ 5.25 V |
| 電流 - 電源： | 65mA |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 44-LCC（J 形引線） |
| 供應商設備封裝： | 44-PLCC（16.59x16.59） |
| 包裝： | 帶卷 (TR) |
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DS2153Q
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13 LINE INTERFACE FUNCTIONS
The line interface function in the DS2153Q contains three sections: the receiver, which handles clock and
data recovery; the transmitter, which waveshapes and drives the T1 line; and the jitter attenuator. Each of
these three sections is controlled by the Line Interface Control Register (LICR), which is described
below.
LICR: LINE INTERFACE CONTROL REGISTER (Address = 18 Hex)
(MSB)
(LSB)
LB2
LB1
LB0
EGL
JAS
JABDS
DJA
TPD
LICR
SYMBOL POSITION NAME AND DESCRIPTION
LB2
LICR.7
Line Build-Out Select Bit 2. Sets the transmitter build
out; see the Table 13-2.
LB1
LICR.6
Line Build-Out Select Bit 1. Sets the transmitter build
out; see the Table 13-2.
LB0
LICR.5
Line Build-Out Select Bit 0. Sets the transmitter build
out; see the Table 13-2.
EGL
LICR.4
Receive Equalizer Gain Limit.
0 = -12dB
1 = -30dB
JAS
LICR.3
Jitter Attenuator Select.
0 = place the jitter attenuator on the receive side
1 = place the jitter attenuator on the transmit side
JABDS
LICR.2
Jitter Attenuator Buffer Depth Select.
0 = 128 bits
1 = 32 bits (use for delay sensitive applications)
DJA
LICR.1
Disable Jitter Attenuator.
0 = jitter attenuator enabled
1 = jitter attenuator disabled
TPD
LICR.0
Transmit Power Down.
0 = normal transmitter operation
1 = powers down the transmitter and tri-states the TTIP
and TRING pins
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