Symphony DSP56724/ DSP56725 Multi-Core Audio Processors, Rev. 2 Freescale Semico" />
參數(shù)資料
型號(hào)： DSPB56725CAF
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 9/48頁(yè)
文件大?。?/td> 0K
描述： IC DSP 24BIT 80LQFP
標(biāo)準(zhǔn)包裝： 90
系列： DSP56K/Symphony
類型： 音頻處理器
接口： 主機(jī)接口，I²C，SAI，SPI
時(shí)鐘速率： 200MHz
非易失內(nèi)存： 外部
芯片上RAM： 112kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.00V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 80-LQFP
供應(yīng)商設(shè)備封裝： 80-LQFP（14x14）
包裝： 托盤
Symphony DSP56724/ DSP56725 Multi-Core Audio Processors, Rev. 2
Freescale Semiconductor
17
36
First SCK sampling edge to HREQ output
deassertion
Slave
Bypassed
—
45
—
ns
Very Narrow
—
55
—
ns
Narrow
—
95
—
ns
Wide
—
145
—
ns
37
Last SCK sampling edge to HREQ output
not deasserted (CPHA = 1)
Slave
Bypassed
—
50.0
—
ns
Very Narrow
—
60.0
—
ns
Narrow
—
100.0
—
ns
Wide
—
150.0
—
ns
38
SS deassertion to HREQ output not
deasserted (CPHA = 0)
Slave
—
45.0
—
ns
39
SS deassertion pulse width (CPHA = 0)
Slave
—
2
× TC
0—
ns
40
HREQ in deassertion to last SCK sampling
edge (HREQ in set-up time) (CPHA = 1)
Master
—
0
—
ns
41
First SCK edge to HREQ in not asserted
(HREQ in hold time)
Master
—
0
—
ns
42
HREQ assertion width
Master
—
3.0
× TC
15
—
ns
Note:
1. 0.95 V < VVDD_CORE < 1.05 V and TJ < 100° C, CL = 50 pF
2. Periodically sampled, not 100% tested
3. All times assume noise free inputs.
4. All times assume internal clock frequency of 200 MHz.
5. SHI_1 specs match those of SHI
6. Slave timings should equal the serial clock high period + the serial clock low period.
Table 9. Serial Host Interface SPI Protocol Timing (Continued)
No.
Characteristics1,3,4
Mode
Filter Mode
Expression
Min
Max
Unit
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PDF描述
TRJC155K050RRJ CAP TANT 1.5UF 50V 10% 2312
TPSC226M016H0150 CAP TANT 22UF 16V 20% 2312
EMM43DRXI CONN EDGECARD 86POS DIP .156 SLD
TPSD107M010Y0080 CAP TANT 100UF 10V 20% 2917
AYM28DRMN CONN EDGECARD 56POS .156 WW
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參數(shù)描述
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