參數(shù)資料
型號： EP2S30F672I4N
廠商： Altera
文件頁數(shù)： 152/768頁
文件大?。?/td> 0K
描述： IC STRATIX II FPGA 30K 672-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 10
系列： Stratix® II
LAB/CLB數(shù)： 1694
邏輯元件/單元數(shù)： 33880
RAM 位總計(jì)： 1369728
輸入/輸出數(shù)： 500
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 672-BBGA
供應(yīng)商設(shè)備封裝： 672-BGA（27x27）
其它名稱： 544-1900
EP2S30F672I4N-ND
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Altera Corporation
5–89
April 2011
Stratix II Device Handbook, Volume 1
DC & Switching Characteristics
Table 5–90 shows the high-speed I/O timing specifications for -4 speed
grade Stratix II devices.
Table 5–90. High-Speed I/O Specifications for -4 Speed Grade
Symbol
Conditions
-4 Speed Grade
Unit
Min
Typ
Max
fHSCLK (clock frequency)
fHSCLK = fHSDR / W
W = 2 to 32 (LVDS, HyperTransport technology)
16
520
MHz
W = 1 (SERDES bypass, LVDS only)
16
500
MHz
W = 1 (SERDES used, LVDS only)
150
717
MHz
fHSDR (data rate)
J = 4 to 10 (LVDS, HyperTransport technology)
150
1,040
Mbps
J = 2 (LVDS, HyperTransport technology)
760
Mbps
J = 1 (LVDS only)
500
Mbps
fHSDRDPA (DPA data rate) J = 4 to 10 (LVDS, HyperTransport technology)
150
1,040
Mbps
TCCS
All differential standards
-
200
ps
SW
All differential standards
330
-
ps
Output jitter
190
ps
Output tRISE
All differential I/O standards
160
ps
Output tFAL L
All differential I/O standards
180
ps
tDUTY
45
50
55
%
DPA run length
6,400
UI
DPA jitter tolerance
Data channel peak-to-peak jitter
0.44
UI
DPA lock time
Standard
Training
Pattern
Transition
Density
Number of
repetitions
SPI-4
0000000000
1111111111
10%
256
Parallel Rapid I/O
00001111
25%
256
10010000
50%
256
Miscellaneous
10101010
100%
256
01010101
256
Notes to Table 5–90:
(1)
When J = 4 to 10, the SERDES block is used.
(2)
When J = 1 or 2, the SERDES block is bypassed.
(3)
The input clock frequency and the W factor must satisfy the following fast PLL VCO specification: 150
≤ input clock
frequency × W
≤ 1,040.
(4)
The minimum specification is dependent on the clock source (fast PLL, enhanced PLL, clock pin, and so on) and
the clock routing resource (global, regional, or local) utilized. The I/O differential buffer and input register do not
have a minimum toggle rate.
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PDF描述
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TAJD108K004RNJ CAP TANT 1000UF 4V 10% 2917
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VJ1206A200JBCAT4X CAP CER 20PF 200V 5% NP0 1206
DBM25S500N CONN DSUB RCPT 25POS T/H RA GOLD
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參數(shù)描述
EP2S-3G1 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE
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EP2S-3G1TT 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE
EP2S-3G2 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE
EP2S-3G2T 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE
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