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參數(shù)資料
| 型號(hào)： | EP2S30F672I4N |
| 廠商： | Altera |
| 文件頁數(shù)： | 213/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 30K 672-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 10 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 1694 |
| 邏輯元件/單元數(shù)： | 33880 |
| RAM 位總計(jì)： | 1369728 |
| 輸入/輸出數(shù)： | 500 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 672-BBGA |
| 供應(yīng)商設(shè)備封裝： | 672-BGA（27x27） |
| 其它名稱： | 544-1900 EP2S30F672I4N-ND |
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1–26
Altera Corporation
Stratix II Device Handbook, Volume 2
July 2009
Hardware Features
Clock Multiplication and Division
Each Stratix II PLL provides clock synthesis for PLL output ports using
m/(n × post-scale counter) scaling factors. The input clock is divided by a
pre-scale factor, n, and is then multiplied by the m feedback factor. The
control loop drives the VCO to match f
IN (m/n). Each output port has a
unique post-scale counter that divides down the high-frequency VCO.
For multiple PLL outputs with different frequencies, the VCO is set to the
least common multiple of the output frequencies that meets its frequency
specifications. For example, if output frequencies required from one PLL
are 33 and 66 MHz, then the Quartus II software sets the VCO to 660 MHz
(the least common multiple of 33 and 66 MHz within the VCO range).
Then, the post-scale counters scale down the VCO frequency for each
output port.
There is one pre-scale counter, n, and one multiply counter, m, per PLL,
with a range of 1 to 512 for both m and n in enhanced PLLs. For fast PLLs,
m ranges from 1 to 32 while n ranges from 1 to 4. There are six generic
post-scale counters in enhanced PLLs that can feed regional clocks, global
clocks, or external clock outputs, all ranging from 1 to 512 with a 50%
duty cycle setting for each PLL. The post-scale counters range from 1 to
256 with any non-50% duty cycle setting. In fast PLLs, there are four
post-scale counters (C0, C1, C2, C3) for the regional and global clock
output ports. All post-scale counters range from 1 to 32 with a 50% duty
cycle setting. For non-50% duty cycle clock outputs, the post-scale
counters range from 1 to 16. If the design uses a high-speed I/O interface,
you can connect the dedicated dffioclk clock output port to allow the
high-speed VCO frequency to drive the serializer/deserializer (SERDES).
Phase shift
Down to 125-ps increments (3)
Programmable duty cycle
Yes
Notes to Table 1–13:
(1)
Post-scale counters range from 1 through 512 if the output clock uses a 50% duty cycle. For any output clocks using
a non-50% duty cycle, the post-scale counters range from 1 through 256.
(2)
Post-scale counters range from 1 through 32 if the output clock uses a 50% duty cycle. For any output clocks using
a non-50% duty cycle, the post-scale counters range from 1 through 16.
(3)
The smallest phase shift is determined by the VCO period divided by 8. For degree increments, the Stratix II device
can shift all output frequencies in increments of at least 45. Smaller degree increments are possible depending on
the frequency and divide parameters.
Table 1–13. Stratix II and Stratix II GX PLL Hardware Features (Part 2 of 2)
Hardware Features
Availability
Enhanced PLL
Fast PLL
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MCP9803-M/SNG | IC SENSOR THERMAL 2.7V 8SOIC |
| TAJD108K004RNJ | CAP TANT 1000UF 4V 10% 2917 |
| MCP9801-M/SNG | IC SENSOR THERMAL 2.7V 8SOIC |
| VJ1206A200JBCAT4X | CAP CER 20PF 200V 5% NP0 1206 |
| DBM25S500N | CONN DSUB RCPT 25POS T/H RA GOLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP2S-3G1 | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP2S-3G1T | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP2S-3G1TT | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP2S-3G2 | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP2S-3G2T | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
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