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參數(shù)資料
| 型號： | HMT351V7BFR8C-H9 |
| 廠商： | HYNIX SEMICONDUCTOR INC |
| 元件分類： | DRAM |
| 英文描述： | DDR DRAM MODULE, DMA240 |
| 封裝： | ROHS COMPLIANT, DIMM-240 |
| 文件頁數(shù)： | 46/61頁 |
| 文件大小： | 1050K |
| 代理商： | HMT351V7BFR8C-H9 |
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Rev. 0.1 / Feb. 2010
50
Table 5 - IDD2N and IDD3N Measurement-Loop Patterna)
a) DM must be driven LOW all the time. DQS, DQS are MID-LEVEL.
b) DQ signals are MID-LEVEL.
Table 6 - IDD2NT and IDDQ2NT Measurement-Loop Patterna)
a) DM must be driven LOW all the time. DQS, DQS are MID-LEVEL.
b) DQ signals are MID-LEVEL.
CK,
CK
CKE
Sub
-Loop
Cy
cle
Number
Command
CS
RAS
CAS
WE
OD
T
BA[
2
:0]
A[1
5
:1
1]
A[1
0
]
A
[9:7]
A
[6:3]
A[2
:0]
Datab)
toggling
Static
High
0
D
1
0
000
0
-
1
D
1
0
000
0
-
2D
1
0
000
F
0
-
3D
1
0
000
F
0
-
1
4-7
repeat Sub-Loop 0, use BA[2:0] = 1 instead
2
8-11
repeat Sub-Loop 0, use BA[2:0] = 2 instead
3
12-15
repeat Sub-Loop 0, use BA[2:0] = 3 instead
4
16-19
repeat Sub-Loop 0, use BA[2:0] = 4 instead
5
20-23
repeat Sub-Loop 0, use BA[2:0] = 5 instead
6
24-17
repeat Sub-Loop 0, use BA[2:0] = 6 instead
7
28-31
repeat Sub-Loop 0, use BA[2:0] = 7 instead
CK,
CK
CKE
Sub-
Loop
Cycle
Nu
mber
Comm
and
CS
RAS
CAS
WE
ODT
BA[2:0]
A
[15:
11
]
A
[10]
A[9:7]
A[6:3]
A
[2:
0]
Datab)
toggl
ing
Sta
tic
High
0
D1
0
-
1D
1
0
-
2D
11
1
0
F
0
-
3D
11
1
0
F
0
-
1
4-7
repeat Sub-Loop 0, but ODT = 0 and BA[2:0] = 1
2
8-11
repeat Sub-Loop 0, but ODT = 1 and BA[2:0] = 2
3
12-15
repeat Sub-Loop 0, but ODT = 1 and BA[2:0] = 3
4
16-19
repeat Sub-Loop 0, but ODT = 0 and BA[2:0] = 4
5
20-23
repeat Sub-Loop 0, but ODT = 0 and BA[2:0] = 5
6
24-17
repeat Sub-Loop 0, but ODT = 1 and BA[2:0] = 6
7
28-31
repeat Sub-Loop 0, but ODT = 1 and BA[2:0] = 7
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| HMT351V7BMR8C-G7 | 制造商:HYNIX 制造商全稱:Hynix Semiconductor 功能描述:240pin DDR3 SDRAM VLP Registered DIMM |
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