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參數(shù)資料
| 型號： | HYB 39S64800CT |
| 廠商： | SIEMENS AG |
| 英文描述： | 64MBit Synchronous DRAM(64M位(4列 × 2M位 × 8)同步動態(tài)RAM) |
| 中文描述： | 64兆比特同步DRAM（6400位（4列× 2位× 8）同步動態(tài)RAM）的 |
| 文件頁數(shù)： | 7/52頁 |
| 文件大?。?/td> | 346K |
| 代理商： | HYB 39S64800CT |
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HYB 39S64400/800CT(L)
64-MBit Synchronous DRAM
Data Book
7
12.99
DQM
Input
Pulse
Active
High
The Data Input/Output mask places the DQ buffers in a
high impedance state when sampled high. In Read mode,
DQM has a latency of two clock cycles and controls the
output buffers like an output enable. In Write mode, DQM
has a latency of zero and operates as a word mask by
allowing input data to be written if it is low but blocks the
write operation if DQM is high.
One DQM input it present in x4 and x8 SDRAMs.
V
DD
V
SS
Supply
–
–
Power and ground for the input buffers and the core logic.
V
DDQ
V
SSQ
Supply –
–
Isolated power supply and ground for the output buffers to
provide improved noise immunity.
V
REF
Input
Level
–
Reference voltage for SDRAM versions supporting SSTL
interface.
Signal Pin Description
(cont’d)
Pin
Type
Signal Polarity Function
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