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參數(shù)資料
| 型號： | HYB18T256400AF |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | 256 Mbi t DDR2 SDRAM |
| 中文描述： | 256姆噸DDR2內(nèi)存 |
| 文件頁數(shù)： | 77/90頁 |
| 文件大?。?/td> | 1246K |
| 代理商： | HYB18T256400AF |
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HYB18T256400/800/160AF
256Mb DDR2 SDRAM
INFINEON Technologies
Page 77 Rev. 1.02 May 2004
7.2 Timing Parameter by Speed Grade - DDR2-667
(VDDQ = 1.8V
±
0.1V; VDD = 1.8V
±
0.1V) (notes 1-4)
Symbol
Parameter
-3S
DDR2-667-555
-3
DDR2-667-444
Unit
Notes
min.
max
min.
max
tAC
DQ output access time from CK / CK
-450
+450
-450
+450
ps
tDQSCKDQS output access time from CK / CK
-400
+400
-400
+400
ps
tCH
CK, CK high-level width
0.45
0.55
0.45
0.55
tCK
tCL
CK, CK low-level width
0.45
0.55
0.45
0.55
tCK
tHP
Clock half period
min (tCL, tCH)
min (tCL, tCH)
5
tCK
Clock cycle time
CL = 3
5000
8000
5000
8000
ps
6
CL = 4
5000
8000
3000
8000
ps
CL = 5
3000
8000
3000
8000
ps
tIS
Address and control input setup time
150
-
150
-
ps
7
tIH
Address and control input hold time
275
-
275
-
ps
7
tDS
DQ and DM input setup time
50
-
50
-
ps
8
tDH
DQ and DM input hold time
175
-
175
-
ps
8
tIPW
Address and control input pulse width (each input)
0.6
-
0.6
-
tCK
tDIPW
DQ and DM input pulse width (each input)
0.35
-
0.35
-
tCK
tHZ
Data-out high-impedance time from CK / CK
-
tACmax
-
tACmax
ps
9
tLZ
(DQ)
DQ low-impedance time from CK / CK
2*tACmin
tACmax
2*tACmin
tACmax
ps
9
tLZ
(DQS)
DQS low-impedance from CK / CK
tACmin
tACmax
tACmin
tACmax
ps
9
tDQSQ
DQS-DQ skew (for DQS & associated DQ signals)
-
250
-
250
ps
18
tQHS
Data hold skew factor
-
350
-
350
ps
tQH
Data output hold time from DQS
tHP-tQHS
tHP-tQHS
tDQSS
Write command to 1st DQS latching transition
WL-0.25
WL+0.25
WL-0.25
WL+0.25
tCK
tDQSL,HDQS input low (high) pulse width (write cycle)
0.35
-
0.35
-
tCK
tDSS
DQS falling edge to CK setup time (write cycle)
0.2
-
0.2
-
tCK
tDSH
DQS falling edge hold time from CK (write cycle)
0.2
-
0.2
-
tCK
tMRD
Mode register set command cycle time
2
-
2
-
tCK
tWPRE
Write preamble
0.35
-
0.35
-
tCK
tWPST
Write postamble
0.40
0.60
0.40
0.60
tCK
10
tRPRE
Read preamble
0.9
1.1
0.9
1.1
tCK
9
tRPST
Read postamble
0.40
0.60
0.40
0.60
tCK
9
tRAS
Active to Precharge command
45
70000
45
70000
ns
11
tRC
Active to Active/Auto-Refresh command period
60
-
57
-
ns
tRFC
Auto-Refresh to Active/Auto-Refresh command period
75
-
75
-
ns
12
tRCD
Active to Read or Write delay
(with and without Auto-Precharge)
15
-
12
-
ns
13
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HYB18T256400AF-3 | 256 Mbi t DDR2 SDRAM |
| HYB18T256400AF-37 | 256 Mbi t DDR2 SDRAM |
| HYB18T256400AF-3S | 256 Mbi t DDR2 SDRAM |
| HYB18T256400AF-5 | 256 Mbi t DDR2 SDRAM |
| HYB18T256800AF | 256 Mbi t DDR2 SDRAM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| HYB18T256400AF-3.7 | 制造商:Infineon Technologies AG 功能描述:64M X 4 DDR DRAM, 0.5 ns, PBGA60 |
| HYB18T256400AF-5 | 制造商:Infineon Technologies AG 功能描述:SDRAM, DDR, 64M x 4, 60 Pin, Plastic, BGA |
| HYB18T256800AF-5 | 制造商:Infineon Technologies AG 功能描述: |
| HYB18T512161BF-25 | 制造商:Qimonda 功能描述:SDRAM, DDR, 32M x 16, 84 Pin, Plastic, BGA |
| HYB18T512400AF-5 | 制造商:Intersil Corporation 功能描述:SDRAM, DDR, 128M x 4, 60 Pin, Plastic, BGA |
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