Figure 21. Motorola Read Timing Diagram Table 37: Read Timing" />
參數(shù)資料
型號(hào)： IDT82V3280DQG8
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 122/171頁(yè)
文件大小： 0K
描述： IC PLL WAN SE STRATUM 2 100-TQFP
標(biāo)準(zhǔn)包裝： 750
類型： 時(shí)鐘/頻率發(fā)生器，多路復(fù)用器
PLL： 是
主要目的： 以太網(wǎng)，SONET/SDH，Stratum
輸入： CMOS，LVDS，PECL
輸出： CMOS，LVDS，PECL
電路數(shù)： 1
比率 - 輸入:輸出： 14:9
差分 - 輸入:輸出： 是/是
頻率 - 最大： 622.08MHz
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 100-LQFP 裸露焊盤
供應(yīng)商設(shè)備封裝： 100-TQFP-EP（14x14）
包裝： 帶卷 (TR)
其它名稱： 82V3280DQG8
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IDT82V3280
WAN PLL
Microprocessor Interface
54
December 9, 2008
5.4
MOTOROLA MODE
Figure 21. Motorola Read Timing Diagram
Table 37: Read Timing Characteristics in Motorola Mode
Symbol
Parameter
Min
Typ
Max
Unit
T
One cycle time of the master clock
12.86
tin
Delay of input pad
5
ns
tout
Delay of output pad
5
ns
tsu1
Valid address to valid CS setup time
0
ns
tsu2
Valid WR to valid CS setup time
0
ns
td1
Valid CS to valid data delay time
3.5T + 10
ns
td2
Valid CS to valid RDY delay time
13
ns
td3
CS rising edge to AD[7:0] high impedance delay time
10
ns
td4
CS rising edge to RDY release delay time
13
ns
tpw1
Valid CS pulse width low
4.5T + 10 *
ns
tpw2
Valid RDY pulse width high
4.5T + 10
ns
th1
Valid address after CS rising edge hold time
0
ns
th2
Valid WR after CS rising edge hold time
0
ns
th3
Valid CS after RDY falling edge hold time
0
ns
tr1
RDY release time
3
ns
tTI
Time between consecutive Read-Read or Read-Write accesses
(CS rising edge to CS falling edge)
> T
ns
Note:
*
Timing with RDY. If RDY is not used, tpw1 is 3.5T +10.
CS
WR
AD[7:0]
RDY
A[6:0]
address
High-Z
tpw1
tsu2
th2
tsu1
th1
td3
td1
td2
tpw2
td4
th3
tr1
High-Z
data
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PDF描述
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參數(shù)描述
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IDT82V3280EQG8 制造商:Integrated Device Technology Inc 功能描述:IC PLL WAN SE STRATUM 2 100TQFP
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IDT82V3280PFBLANK 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:WAN PLL
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