參數(shù)資料
型號： IDT82V3280DQG8
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 32/171頁
文件大?。?/td> 0K
描述： IC PLL WAN SE STRATUM 2 100-TQFP
標準包裝： 750
類型： 時鐘/頻率發(fā)生器，多路復用器
PLL： 是
主要目的： 以太網(wǎng)，SONET/SDH，Stratum
輸入： CMOS，LVDS，PECL
輸出： CMOS，LVDS，PECL
電路數(shù)： 1
比率 - 輸入:輸出： 14:9
差分 - 輸入:輸出： 是/是
頻率 - 最大： 622.08MHz
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 100-LQFP 裸露焊盤
供應商設備封裝： 100-TQFP-EP（14x14）
包裝： 帶卷 (TR)
其它名稱： 82V3280DQG8
IDT82V3280
WAN PLL
Programming Information
127
December 9, 2008
PHASE_LOSS_COARSE_LIMIT_CNFG - Phase Loss Coarse Detector Limit Configuration *
Address: 5AH
Type: Read / Write
Default Value: 10000101
Bit
Name
Description
7
COARSE_PH_LOS_LIMT_EN
This bit controls whether the occurrence of the coarse phase loss will result in the T0/T4 DPLL unlocked.
0: Disabled.
1: Enabled. (default)
6
WIDE_EN
Refer to the description of the MULTI_PH_8K_4K_2K_EN bit (b4, 5AH).
5
MULTI_PH_APP
This bit determines whether the PFD output of T0/T4 DPLL is limited to ±1 UI or is limited to the coarse phase limit.
0: Limited to ±1 UI. (default)
1: Limited to the coarse phase limit. When the selected input clock is of 2 kHz, 4 kHz or 8 kHz, the coarse phase limit depends
on the MULTI_PH_8K_4K_2K_EN bit, the WIDE_EN bit and the PH_LOS_COARSE_LIMT[3:0] bits; when the selected input
clock is of other frequencies but 2 kHz, 4 kHz and 8 kHz, the coarse phase limit depends on the WIDE_EN bit and the
PH_LOS_COARSE_LIMT[3:0] bits. Refer to the description of the MULTI_PH_8K_4K_2K_EN bit (b4, 5AH) for details.
4
MULTI_PH_8K_4K_2K_EN
This bit, together with the WIDE_EN bit (b6, 5AH) and the PH_LOS_COARSE_LIMT[3:0] bits (b3~0, 5AH), determines the
coarse phase limit when the selected input clock is of 2 kHz, 4 kHz or 8 kHz. When the selected input clock is of other frequen-
cies but 2 kHz, 4 kHz and 8 kHz, the coarse phase limit depends on the WIDE_EN bit and the PH_LOS_COARSE_LIMT[3:0]
bits.
3 - 0 PH_LOS_COARSE_LIMT[3:0]
These bit set the coarse phase limit. The limit is used only in some cases. Refer to the description of the
MULTI_PH_8K_4K_2K_EN bit (b4, 5AH).
0000: ±1 UI.
0001: ±3 UI.
0010: ±7 UI.
0011: ±15 UI.
0100: ±31 UI.
0101: ±63 UI. (default)
0110: ±127 UI.
0111: ±255 UI.
1000: ±511 UI.
1001: ±1023 UI (T0); Reserved (T4).
1010-1111: Reserved.
7
6
5
4
3
210
COARSE_PH_L
OS_LIMT_EN
WIDE_EN
MULTI_PH_APP
MULTI_PH_8K_
4K_2K_EN
PH_LOS_COA
RSE_LIMT3
PH_LOS_COA
RSE_LIMT2
PH_LOS_COA
RSE_LIMT1
PH_LOS_COA
RSE_LIMT0
Selected Input Clock MULTI_PH_8K_4K_2K_EN WIDE_EN
Coarse Phase Limit
2 kHz, 4 kHz or 8 kHz
0
don’t-care
±1 UI
1
0±1 UI
1
set by the PH_LOS_COARSE_LIMT[3:0] bits
(b3~0, 5AH).
other than 2 kHz, 4
kHz and 8 kHz
don’t-care
0±1 UI
1
set by the PH_LOS_COARSE_LIMT[3:0] bits
(b3~0, 5AH).
相關PDF資料
PDF描述
VE-B2X-MW-F1 CONVERTER MOD DC/DC 5.2V 100W
VE-B2R-MW-F4 CONVERTER MOD DC/DC 7.5V 100W
VE-B2P-MW-F2 CONVERTER MOD DC/DC 13.8V 100W
VE-B2N-MW-F1 CONVERTER MOD DC/DC 18.5V 100W
IDT82V3355TFG IC PLL WAN SYNC ETH 64-TQFP
相關代理商/技術參數(shù)
參數(shù)描述
IDT82V3280EQG 功能描述:IC PLL WAN SE STRATUM 2 100TQFP RoHS:是 類別:集成電路 (IC) >> 時鐘/計時 - 專用 系列:- 標準包裝:1,500 系列:- 類型:時鐘緩沖器/驅動器 PLL:是 主要目的:- 輸入:- 輸出:- 電路數(shù):- 比率 - 輸入:輸出:- 差分 - 輸入:輸出:- 頻率 - 最大:- 電源電壓:3.3V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:28-SSOP（0.209"，5.30mm 寬） 供應商設備封裝:28-SSOP 包裝:帶卷 (TR) 其它名稱:93786AFT
IDT82V3280EQG8 制造商:Integrated Device Technology Inc 功能描述:IC PLL WAN SE STRATUM 2 100TQFP
IDT82V3280EQGBLANK 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:WAN PLL
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